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1. 发明授权

KR100576484B1 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치 失效
标题翻译：具有差分数据的非易失性铁电存储器件
公开(公告)号：KR100576484B1
公开(公告)日：2006-05-10
申请号：KR1020030089011
申请日：2003-12-09
申请人： 에스케이하이닉스 주식회사
发明人： 임재형 , 정동윤 , 강희복
IPC分类号： G11C11/22
CPC分类号： G11C7/18 , G11C7/06 , G11C11/22 , G11C2211/4013
摘要： 본 발명은 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치를 개시한다.
본 발명의 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치는, 멀티 비트라인 구조의 셀 어레이를 구비하며 저장하고자 하는 각 셀 데이터에 대한 차동 데이터를 저장하는 복수개의 셀 어레이 블럭 그룹들; 상기 복수개의 셀 어레이 블럭 그룹들에 의해 공유되며 상기 차동 데이터에 의해 유도된 센싱전압들을 전송하는 공통 데이터버스; 상기 셀 어레이 블럭 그룹 단위로 상기 차동 데이터에 의해 상기 메인 비트라인에 유도된 센싱전압들이 선택적으로 상기 공통 데이터버스로 인가되도록 제어하는 컬럼선택 제어부; 및 상기 공통 데이터버스를 통해 상기 센싱전압을 인가받으며, 상기 차동 데이터에 의해 유도된 두 센싱전압을 비교하여 상기 셀 데이터를 센싱하는 센스앰프부를 구비함으로써, 차동 데이터를 저장하는 두 개의 단위 셀(2T2C)를 이용하여 하나의 데이터를 저장하고, 두 단위 셀의 데이터(차동 데이터)를 동시에 센싱하여 셀 데이터를 검출함으로써 외부적 요인 및 셀의 상태에 둔감하면서 안정적으로 셀 데이터를 센싱할 수 있게 된다.
摘要翻译：本发明公开了一种具有差分数据的非易失性铁电存储器件。

2. 发明授权

KR100419992B1 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 有权
标题翻译： 유니 - 트랜지스터랜덤액세스메모리장치및그것의읽기，쓰기그리고리프레쉬방
公开(公告)号：KR100419992B1
公开(公告)日：2004-02-26
申请号：KR1020020001874
申请日：2002-01-12
申请人： 삼성전자주식회사
发明人： 조성규
IPC分类号： G11C11/413
CPC分类号： G11C7/06 , G11C7/18 , G11C11/405 , G11C11/406 , G11C11/4091 , G11C11/4097 , G11C11/4099 , G11C2207/065 , G11C2207/2281 , G11C2207/229 , G11C2211/4013
摘要： The disclosure is a method of controlling operations in a static random access memory employing twin cells. After a wordline coupled to first and second cell transistors is conductive, a voltage difference between a first bitline, which is connected to a first cell capacitor through the first cell transistor, and a second bitline, which is connected to a second cell capacitor through the second cell transistor, is driven into a sense amplifier to be developed with amplification. An active wordline turns nonconductive when one of the bitline voltages accords with a predetermined reference voltage.
摘要翻译：本公开是一种控制采用双单元的静态随机存取存储器中的操作的方法。在耦合到第一和第二单元晶体管的字线是导通的之后，通过第一单元晶体管连接到第一单元电容器的第一位线与通过第二单元电容器连接到第二单元电容器的第二位线之间的电压差第二单元晶体管，被驱动到读出放大器中以进行放大显影。当一个位线电压符合预定参考电压时，有效字线变为不导通。

3. 发明公开

KR1020040067795A 트윈셀을 구비한 반도체 기억 장치 失效
标题翻译：具有双电池提供的半导体存储器件，具有改进的刷新特性
公开(公告)号：KR1020040067795A
公开(公告)日：2004-07-30
申请号：KR1020030061964
申请日：2003-09-05
申请人： 가부시끼가이샤 르네사스 테크놀로지
发明人： 츠키카와야스히코 , 이토다카시
IPC分类号： H01L27/108
CPC分类号： H01L27/10882 , G11C7/18 , G11C11/405 , G11C11/4097 , G11C2211/4013 , H01L27/0207 , H01L27/10814
摘要： PURPOSE: A semiconductor memory device is provided to improve refresh characteristics of a semiconductor memory device by electrically isolating cell plates corresponding to memory units(twin cells). CONSTITUTION: A semiconductor memory device includes a plurality of memory cells, a plurality of bit lines(BL0,BL1), a plurality of word lines(WL0¯WL6), and a plurality of cell plates(130#). The memory cells are arranged in rows and columns, and are divided into a plurality of memory units each made of the two memory cells storing complementary data. The bit lines are arranged corresponding to the columns of the memory cells and constitute pairs. The plurality of word lines are arranged corresponding to the rows of the memory cells in a direction crossing the bit lines. The plurality of cell plates are provided corresponding to the memory units respectively, and at least electrically isolated from one another. Each of the memory cells includes a select transistor and a capacitor. The select transistor is connected between the corresponding bit line and a storage nod, and is turned on or off in accordance with a voltage on the corresponding word line.
摘要翻译：目的：提供半导体存储器件，以通过电隔离对应于存储单元（双胞细胞）的单元板来改善半导体存储器件的刷新特性。构成：半导体存储器件包括多个存储单元，多个位线（BL0，BL1），多个字线（WL0WL6）和多个单元板（130＃）。存储单元被排列成行和列，并被分成多个存储器单元，每个存储单元由存储互补数据的两个存储器单元构成。位线被布置成对应于存储器单元的列并且构成对。多个字线在与位线交叉的方向上对应于存储单元的行排列。多个单元板分别对应于存储单元提供，并且至少彼此电隔离。每个存储单元包括选择晶体管和电容器。选择晶体管连接在对应的位线和存储点之间，并且根据对应字线上的电压而导通或截止。

4. 发明公开

KR1020030074478A 반도체기억장치 有权
公开(公告)号：KR1020030074478A
公开(公告)日：2003-09-19
申请号：KR1020030016210
申请日：2003-03-14
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 엘피다 메모리 가부시키가이샤 , 가부시기가이샤 히다치초엘에스아이시스템즈
发明人： 미야타케신이치 , 카지가야카즈히코 , 미야자와카즈유키 , 세키구치토모노리 , 타케무라리이치로 , 사카타타케시
IPC分类号： G11C11/4097
CPC分类号： H01L27/108 , G11C7/18 , G11C11/403 , G11C11/406 , G11C11/40615 , G11C11/4097 , G11C2211/4013 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10897 , Y10S257/905 , Y10S257/906
摘要： 본 발명은, 반도체 기억장치에 관한 것으로, 메모리셀 면적의 증가를 억제하고, 또 초고속의 판독시간을 얻고, 또한 셀프 리프레시 시에는 리프레시간격을 길게 잡으므로써, 고집적 또는 초고속, 더욱 정보 보유시의 소비전력을 대폭 삭감할 수 있는 반도체 기억장치를 제공한다.
1교점 셀ㆍ2셀/비트방식을 이용한 DRAM이고, 1교점 6F
2 셀을 이용한 트윈셀구조는 비트선쌍(BL, /BL)과 워드선(WL)의 모든 교점에 대응하는 위치에 메모리셀(MC)이 배치되고, 워드선(WL) 피치의 반분을 F로 할 때, 비트선쌍(BL, /BL)의 비트선의 피치가 2F보다 크고 또한 4F보다 작게 된다. 또한, 메모리셀(MC)의 트랜지스터의 소스, 채널, 드레인을 형성하는 실리콘 기판상의 액티브영역(AA)이 비트선쌍(BL, /BL)의 방향에 대해 비스듬하게 형성되는 기술은 제공한다.

5. 发明公开

KR1020030061876A 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 有权
标题翻译： UNI-TRANSISTOR RANDOM ACCESS MEMORY DEVICE AND METHOD FOR READ，WRITING AND REFRESHING FOR THE SAME
公开(公告)号：KR1020030061876A
公开(公告)日：2003-07-23
申请号：KR1020020001874
申请日：2002-01-12
申请人： 삼성전자주식회사
发明人： 조성규
IPC分类号： G11C11/413
CPC分类号： G11C7/06 , G11C7/18 , G11C11/405 , G11C11/406 , G11C11/4091 , G11C11/4097 , G11C11/4099 , G11C2207/065 , G11C2207/2281 , G11C2207/229 , G11C2211/4013
摘要： PURPOSE: A uni-transistor random access memory device and a method for reading, writing and refreshing the same are provided to reduce the refresh current or the standby current as well as to shorten the word line activation time by not activating the selected word line when the refresh operation is selected. CONSTITUTION: A uni-transistor random access memory device includes a driving circuit(170), a signal generation circuit(180), a control logic(150), a driving circuit(160), a detection circuit(200), a reference generation circuit(190), a column selection circuit(120), a row selection circuit(130), a cell array(110) and a sense amplification and column gate circuit(140). In the uni-transistor random access memory device, the gate of the cell transistor is connected to the reference word line and the current path thereof is formed between the reference bit line and the one electrode of the cell transistor. The cell data '1' is always stored at the reference memory cell. And, the sense amplification and column gate circuit(140) is connected to the plurality of the bit lines.
摘要翻译：目的：提供单晶体管随机存取存储器件及其读取，写入和刷新方法，以减少刷新电流或待机电流以及通过在激活所选择的字线时缩短字线激活时间，选择刷新操作。结构：单晶体管随机存取存储器件包括驱动电路（170），信号产生电路（180），控制逻辑（150），驱动电路（160），检测电路（200）电路（190），列选择电路（120），行选择电路（130），单元阵列（110）和感测放大和列门电路（140）。在单晶体管随机存取存储器件中，单元晶体管的栅极连接到参考字线，并且其电流路径形成在基准位线和单元晶体管的一个电极之间。单元数据“1”总是存储在参考存储单元中。并且，感测放大和列门电路（140）连接到多个位线。

6. 发明公开

KR1020150122366A 반도체 메모리 장치 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020150122366A
公开(公告)日：2015-11-02
申请号：KR1020140047838
申请日：2014-04-22
申请人： 에스케이하이닉스 주식회사
发明人： 김관언
IPC分类号： G11C11/4091 , G11C11/4063
CPC分类号： G11C11/4097 , G11C11/408 , G11C11/4091 , G11C2211/4013
摘要： 본기술은안정적인데이터입/출력동작을지원할수 있는반도체메모리장치에관한것으로서, 하나의어드레스가입력될때, 적어도두 개이상의메모리셀이동시에선택되어하나의데이터를저장하는제1 메모리영역, 및하나의어드레스가입력될때, 하나의메모리셀이선택되어하나의데이터를저장하는제2 메모리영역을포함한다.
摘要翻译：本发明涉及能够支持稳定数据输入/输出操作的半导体存储器件。半导体存储器件包括：第一存储器区域，其在输入地址时由同时选择的至少两个存储器单元存储一条数据;以及第二存储器区域，其存储当输入地址时选择的存储器单元的一条数据。

7. 发明授权

KR100709533B1 한 쌍의 셀에 데이터를 기억하는 동적램 有权
标题翻译：用于存储细胞对数据的DRAM
公开(公告)号：KR100709533B1
公开(公告)日：2007-04-23
申请号：KR1020000051001
申请日：2000-08-31
申请人： 후지쯔 가부시끼가이샤
发明人： 마쯔미야마사토 , 후지오카신야 , 사토흐기미아키 , 미야보도루
IPC分类号： G11C11/401
CPC分类号： G11C7/02 , G11C7/1042 , G11C7/18 , G11C11/406 , G11C11/4097 , G11C2211/4013
摘要： 본 발명은 소비전력을 절감하거나 또는 동작을 고속화한 신규 구성의 DRAM을 제공하는 것을 목적으로 한다.
본 발명은 기억해야 할 데이터를 상보 데이터로 한 쌍의 메모리 셀에 기억하고, 그 한 쌍의 메모리 셀이 워드선(WL)의 선택에 응답하여 공통의 감지 증폭기(SA)에 접속되는 한 쌍의 비트선(BL, /BL)에 접속되도록 구성하는 것을 특징으로 한다. 즉, 감지 증폭기에 접속되는 한 쌍의 비트선과 1개 또는 한 쌍의 워드선과의 교차 위치에 한 쌍의 메모리 셀이 배치되고, 그 워드선 또는 워드선쌍을 선택함으로써 한 쌍의 비트선으로부터 상보 데이터가 한 쌍의 메모리 셀에 기록되고, 또는 한 쌍의 비트선에 상보 데이터가 독출된다. 1비트의 기억 데이터에 대하여, 한 쌍의 메모리 셀에 H 레벨과 L 레벨이 기억되기 때문에, 독출 감도가 높아지고, 리프레시 사이클을 길게 할 수 있다. 더욱이, 본 발명에서는, 제1 비트선쌍을 구성하는 비트선이 제2 비트선쌍의 비트선을 사이에 끼워 띄엄띄엄 배치되고, 제1 비트선쌍의 감지 증폭기가 셀 어레이의 일측에 배치되며, 제2 비트선쌍의 감지 증폭기가 셀 어레이의 타측에 배치된다. 그리고, 선택되는 워드선에 따라 어느 한쪽 비트선쌍에 접속되는 감지 증폭기가 활성화되고, 다른쪽 비트선쌍에 접속되는 감지 증폭기는 비활성 상태로 유지되며, 다른쪽 비트선쌍이 프리차지 레벨로 유지된다. 이러한 구성에 의하여 독출 또는 기록시에 종래의 절반의 감지 증폭기군만이 활성화될 뿐이고 소비전력을 절감할 수 있는 동시에, 프리차지 레벨로 유지되는 다른쪽 비트선쌍이 감지 증폭기에 의해 구동되는 한쪽 비트선쌍을 보호하는 기능을 발휘하며, 비트선간의 누화를 줄여 한쪽 비트선쌍의 감지 증폭기의 동작 마진을 크게 할 수 있다.

8. 发明公开

KR1020050022946A 불휘발성 강유전체 메모리 장치 및 그 테스트 방법 失效
标题翻译：使用预测的测试信号的非易失性电介质存储器件仅测试两个或更多个单元阵列，而无需对单元阵列结构进行附加修改及其测试方法
公开(公告)号：KR1020050022946A
公开(公告)日：2005-03-09
申请号：KR1020030059567
申请日：2003-08-27
申请人： 에스케이하이닉스 주식회사
发明人： 정동윤
IPC分类号： H01L21/66
CPC分类号： G11C29/26 , G11C7/18 , G11C11/22 , G11C2029/2602 , G11C2211/4013
摘要： PURPOSE: A nonvolatile ferroelectric memory device and a test method thereof are provided to test simultaneously two or more cell array blocks as well as a single cell array block of a 1T1C structure by controlling a test signal alone without an additional modification of a cell array structure. CONSTITUTION: A nonvolatile ferroelectric memory device includes a plurality of cell array blocks, a common data bus unit for transferring a sensing voltage of each cell array block, a sense amp unit(10) for comparing the sensing voltage with a reference voltage and outputting the result, a reference voltage control unit(20) for controlling the reference voltage according to a test mode control signal and outputting the controlled reference voltage to the sense amp unit, and a column select control unit. The column select control unit(30) is used for selecting aiming cell array blocks according to the test mode control signal and outputting simultaneously sensing voltages of the selected cell array blocks to the common data bus unit.
摘要翻译：目的：提供一种非易失性铁电存储器件及其测试方法，以同时测试两个或更多个单元阵列块以及1T1C结构的单个单元阵列块，通过单独控制测试信号而不需要对单元阵列结构进行额外修改。构成：非易失性铁电存储器件包括多个单元阵列块，用于传送每个单元阵列块的感测电压的公共数据总线单元，用于将感测电压与参考电压进行比较的读出放大器单元（10）结果，用于根据测试模式控制信号控制参考电压并将受控参考电压输出到感测放大器单元的参考电压控制单元（20）以及列选择控制单元。列选择控制单元（30）用于根据测试模式控制信号选择目标单元阵列块，并将所选择的单元阵列块的感测电压同时输出到公共数据总线单元。

9. 发明公开

KR1020010085620A 반도체 기억 장치 有权
标题翻译：半导体存储器
公开(公告)号：KR1020010085620A
公开(公告)日：2001-09-07
申请号：KR1020010009776
申请日：2001-02-26
申请人： 후지쯔 가부시끼가이샤
发明人： 후지오카신야 , 이케다히토시 , 마쓰미야마사토
IPC分类号： G11C11/00
CPC分类号： G11C7/065 , G11C7/12 , G11C7/22 , G11C11/4076 , G11C11/4085 , G11C11/4091 , G11C11/4094 , G11C2207/002 , G11C2207/005 , G11C2211/4013
摘要： PURPOSE: To provide an operation control system and circuit constitution realizing operation speed increase, power consumption reduction, and chip area reduction in a twin storage type semiconductor memory. CONSTITUTION: This semiconductor memory comprises plural pairs of bit lines in which two lines form a pair, sense amplifiers connected to each pair of bit lines, first memory cells connected to one side of each pair of bit lines, and second memory cells connected to the other side of each pair of bit lines and storing inverted data of the first memory cells, and the device is not provided with a means precharging the bit line to a prescribed potential. Moreover the device comprises a control circuit controlling so as to start pull-down operation after the sense amplifier starts pull-up operation.
摘要翻译：目的：提供一种在双存储型半导体存储器中实现操作速度提高，功耗降低和芯片面积减小的操作控制系统和电路结构。构成：该半导体存储器包括多对位线，其中两条线形成一对，连接到每对位线的读出放大器，连接到每对位线的一侧的第一存储器单元以及连接到该位线的第二存储器单元每对位线的另一侧并存储第一存储单元的反相数据，并且该器件没有提供将位线预充电到规定电位的装置。此外，该装置包括控制电路，以便在读出放大器启动上拉操作之后开始下拉操作。

10. 发明公开

KR1020070027663A 반도체 기억 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR1020070027663A
公开(公告)日：2007-03-09
申请号：KR1020070006588
申请日：2007-01-22
申请人： 후지쯔 가부시끼가이샤
发明人： 후지오카신야 , 이케다히토시 , 마쓰미야마사토
IPC分类号： G11C11/10 , G11C7/06 , G11C7/12 , G11C8/08
CPC分类号： G11C7/065 , G11C7/12 , G11C7/22 , G11C11/4076 , G11C11/4085 , G11C11/4091 , G11C11/4094 , G11C2207/002 , G11C2207/005 , G11C2211/4013
摘要： A semiconductor memory device is provided to reduce power consumption and circuit area by eliminating a clamp circuit clamping a bit line to a precharge voltage. A semiconductor memory device(10) includes a pair of bit lines and a word line. A pair of memory cells is selected by the word line at the same time. One of the memory cells stores data by being connected to one bit line, and another memory cell stores inverted data by being connected to another bit line. A sense amplifier amplifies data of the bit line pair read from the memory cell pair during a read operation, and amplifies the data of the bit line pair in order to store the data in the memory cell pair during a write operation. A control circuit enables the word line with a first potential as a first operation of a first period, and enables the word line a second potential higher than the first potential as a second operation of a second period.
摘要翻译：提供一种半导体存储器件，通过消除钳位电路将位线钳到预充电电压来降低功耗和电路面积。半导体存储器件（10）包括一对位线和字线。同时由字线选择一对存储单元。一个存储单元通过连接到一个位线来存储数据，而另一个存储单元通过连接到另一个位线来存储反相数据。读取放大器在读取操作期间放大从存储单元对读取的位线对的数据，并且在写操作期间放大位线对的数据以便将数据存储在存储单元对中。控制电路使得具有第一电位的字线作为第一周期的第一操作，并且使得字线的第二电位高于第一电位，作为第二周期的第二操作。

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