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1. 发明公开

KR1020170004322A 반도체 장치 및 그 동작 방법 审中-实审
标题翻译：半导体器件及其工作方法
公开(公告)号：KR1020170004322A
公开(公告)日：2017-01-11
申请号：KR1020150094512
申请日：2015-07-02
申请人： 에스케이하이닉스 주식회사
发明人： 최준기 , 김태균
IPC分类号： G11C29/04 , G11C29/44 , G11C29/00
CPC分类号： G11C29/78 , G11C7/106 , G11C11/4076 , G11C11/4093 , G11C11/4097 , G11C11/419 , G11C29/04 , G11C29/52 , G11C2207/229
摘要： 본기술에의한반도체장치는제 1 동작시 메모리셀에서출력되는데이터를저장하는제 1 래치; 및제 1 동작후 일정시간이후수행되는제 2 동작에의해메모리셀에서출력되는데이터와래치에저장된데이터를비교하여페일을탐지하는페일탐지부를포함한다.
摘要翻译：半导体器件可以包括：第一锁存器，被配置为在第一操作期间存储从存储器单元输出的数据; 以及故障检测电路，被配置为通过在第一操作之后的预定时间执行的第二操作来比较从存储器单元输出的数据与存储在第一锁存器中的数据来检测故障。

2. 发明授权

KR101120585B1 반도체장치 失效
标题翻译：半导体器件
公开(公告)号：KR101120585B1
公开(公告)日：2012-03-09
申请号：KR1020030096046
申请日：2003-12-24
申请人： 르네사스 일렉트로닉스 가부시키가이샤 , 가부시기가이샤 히다치초엘에스아이시스템즈
发明人： 오사다켄이치 , 카와하라타카유키 , 야마구치켄 , 사이토요시카즈 , 키타이나오키
IPC分类号： G11C29/00
CPC分类号： G06F11/1008 , G06F11/108 , G11C5/025 , G11C7/22 , G11C7/24 , G11C8/20 , G11C11/412 , G11C2207/2218 , G11C2207/229 , H01L27/0207 , H01L27/1104
摘要： 본발명은반도체장치에관한것으로, 에러정정을행하기위해 ECC회로를탑재한경우, 기입사이클시간이증대하고, 또우주선에의한멀티비트에러에의해 ECC회로에의한에러정정이곤란하게되어있었다. 복수의메모리셀과, 에러정정회로를구비해서이루어지고, 기입동작을레이트라이트방식으로행하고, 기입과병행하여 ECC처리를행함으로써, 사이클시간을단축하는반도체장치이다. 또한, 메모리셀에웰급전이이루어진경우에웰급전사이에는동일어드레스를할당하지않는것을특징으로하는반도체장치이다. 본발명에의하면, 사이클시간을단축해서, ECC에의한효과적인에러정정이가능하게되는기술을제공한다.
摘要翻译：本发明涉及一种半导体器件，并且在ECC电路被安装以执行纠错的情况下，由于航天器所引起的多位错误，写周期时间增加并且ECC电路的纠错变得困难。多个存储器单元和纠错电路，并且以写入方式执行写入操作并且与写入并行地执行ECC处理，由此缩短循环时间。在根据本发明的半导体器件中，当阱被提供给存储器单元时，在阱馈送之间不分配相同的地址。根据本发明，提供了一种用于缩短循环时间并实现ECC的有效纠错的技术。

3. 发明公开

KR1020090114615A 다양한 입/출력 모드를 갖는 반도체장치 有权
标题翻译：具有各种I / O模式的半导体器件
公开(公告)号：KR1020090114615A
公开(公告)日：2009-11-04
申请号：KR1020080040344
申请日：2008-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 김관동
IPC分类号： G11C11/4093 , G11C11/407
CPC分类号： G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C11/4096 , G11C7/1066 , G11C7/22 , G11C11/4076 , G11C11/4093 , G11C2207/2254 , G11C2207/2281 , G11C2207/229
摘要： PURPOSE: A semiconductor device having various I/O modes is provided to support various I/O modes for the application of various systems when transmitting and receiving data and a strobe signal. CONSTITUTION: A data buffer receives data for supporting various input modes. A strobe buffer(320) receives a strobe signal to strobe the data. A phase controller(330) shifts the strobe signal corresponding to the different phase according to the input mode and outputs the shifted signal. The phase controller includes at least one delay unit. The delay unit delays the strobe signal corresponding to the regular phase and includes at least one voltage control delay unit connected in series. A data recognizer(340) recognizes the data according to the strobe signal outputted from the phase controller.
摘要翻译：目的：提供具有各种I / O模式的半导体器件，以支持在发送和接收数据和选通信号时应用各种系统的各种I / O模式。构成：数据缓冲区接收支持各种输入模式的数据。选通缓冲器（320）接收选通信号以选通数据。相位控制器（330）根据输入模式移位与不同相位对应的选通信号，并输出移位信号。相位控制器包括至少一个延迟单元。延迟单元延迟对应于规则相位的选通信号，并且包括串联连接的至少一个电压控制延迟单元。数据识别器（340）根据从相位控制器输出的选通信号来识别数据。

4. 发明授权

KR100518538B1 데이터 독출 동작과 기입 동작을 동시에 수행할 수 있는집적 회로 및 방법. 有权
标题翻译：能够同时操作数据读取和数据写入的集成电路及其方法
公开(公告)号：KR100518538B1
公开(公告)日：2005-10-04
申请号：KR1020020065682
申请日：2002-10-26
申请人： 삼성전자주식회사
发明人： 손교민 , 서영호
IPC分类号： G11C7/00
CPC分类号： G06F12/0893 , G06F2212/3042 , G11C7/22 , G11C11/4076 , G11C2207/2245 , G11C2207/2281 , G11C2207/229
摘要： 데이터 독출 동작과 기입 동작을 동시에 수행할 수 있는 집적 회로 및 방법이 개시된다. 본 발명에 따른 집적 회로는, 입출력 포트가 분리되어 있고, 클럭 신호의 한 주기동안 기입 어드레스와 독출 어드레스가 입력되는 집적 회로에 있어서 복수개의 서브 메모리 블록들을 각각 구비하는 메모리 블록들, 상기 메모리 블록들에 대응되는 캐쉬 메모리 블록들 및 태그 메모리 제어부를 구비한다. 태그 메모리 제어부는 상기 기입 어드레스 또는 상기 독출 어드레스에 응답하여 상기 메모리 블록들 및 상기 캐쉬 메모리 블록들에 저장된 데이터를 독출하거나 상기 메모리 블록들 및 상기 캐쉬 메모리 블록들로 상기 데이터를 기입한다. 특히, 태그 메모리 제어부는 상기 기입 어드레스 및 상기 독출 어드레스가 동일한 경우, 상기 데이터의 독출 동작과 기입 동작이 상기 메모리 블록과 상기 캐쉬 메모리 블록에 각각 나누어져 동시에 수행되도록 제어한다.
본 발명에 따른 집적 회로의 독출 동작과 기입 동작을 동시에 수행하는 방법은 캐쉬 메모리 블록을 구비하여 클럭 신호의 한 주기 내에서 독출 동작 및 기입 동작이 메모리 블록과 캐쉬 메모리 블록에서 나누어져 동시에 수행되도록 함으로써 클럭 신호의 동작 주파수를 증가시킬 수 있는 장점이 있다.

5. 发明授权

KR100508042B1 판독 동작을 위해 일관된 레이턴시를 갖는 플래시 失效
标题翻译：一次性读取操作的闪烁
公开(公告)号：KR100508042B1
公开(公告)日：2005-08-17
申请号：KR1020027013097
申请日：2001-03-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 루파바,프랭키,에프.
IPC分类号： G11C16/00
CPC分类号： G11C7/106 , G06F13/1615 , G06F13/1668 , G06F13/1694 , G06F13/4243 , G11C7/10 , G11C7/1015 , G11C7/1039 , G11C7/1045 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C8/18 , G11C16/10 , G11C16/26 , G11C2207/105 , G11C2207/2281 , G11C2207/229 , G11C2216/22
摘要： A synchronous flash memory includes an array of non-volatile memory cells. The memory device has a package configuration that is compatible with an SDRAM. The memory device includes a pipelined buffer with selectable propagation paths to route data from the input connection to the output connection. Each propagation path requires predetermined number of clock cycles. The non-volatile synchronous memory includes circuitry to route both memory data and register data through the pipelined output buffer to maintain consistent latency for both types of data.

6. 发明授权

KR100508041B1 동기식 플래시 메모리에서의 인터페이스 커맨드 아키텍쳐 有权
标题翻译：用于同步闪存存储器的接口命令架构
公开(公告)号：KR100508041B1
公开(公告)日：2005-08-17
申请号：KR1020027013095
申请日：2001-03-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 루파바,프랭키에,에프.
IPC分类号： G11C16/00
CPC分类号： G11C7/106 , G06F13/1615 , G06F13/1668 , G06F13/1694 , G06F13/4243 , G11C7/10 , G11C7/1015 , G11C7/1039 , G11C7/1045 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C8/18 , G11C16/10 , G11C16/26 , G11C2207/105 , G11C2207/2281 , G11C2207/229 , G11C2216/22
摘要： A synchronous flash memory includes an array of non-volatile memory cells. The memory device has a package configuration that is compatible with an SDRAM. The memory device comprises an array of non-volatile memory cells, and a command register to store command data used to control flash memory operation. In operation, the command register is loaded by initiating a command register load operation using a predefined combination of a column address strobe (CAS#) signal, a row address strobe (RAS#) signal, and a write enable (WE#) signal.

7. 发明公开

KR1020050040970A 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법및 그 메모리 장치 失效
标题翻译：存储器单元数据的增强写入方法和实现该方法的存储器件
公开(公告)号：KR1020050040970A
公开(公告)日：2005-05-04
申请号：KR1020030075815
申请日：2003-10-29
申请人： 삼성전자주식회사
发明人： 정인영
IPC分类号： G11C11/409
CPC分类号： G11C7/22 , G11C7/12 , G11C11/4076 , G11C11/4094 , G11C2207/229
摘要： 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법 및 그 메모리 장치가 개시된다. 본 발명의 메모리 셀 데이터 기입 방법은 기입 명령에 응답하여 수신되는 입력 데이터를 비트라인으로 전달하는 단계와, 비트라인 상의 입력 데이터를 메모리 셀 트랜지스터를 통하여 메모리 셀 커패시터에 기입하는 단계와, 기입 명령 및 비트라인 프리차아지 신호에 응답하여 기입 부스팅 신호를 발생하는 단계와, 기입 부스팅 신호에 응답하여 기입 부스팅 신호와 비트라인 사이의 커패시터를 부스팅시키는 단계와, 커패시터의 부스팅에 의해 비트라인이 소정의 전압 레벨로 부스팅되는 단계와, 그리고 부스팅된 비트라인의 전압 레벨이 메모리 셀 커패시터에 재기입되는 단계를 포함한다. 본 발명에 의하면, 기입 부스팅 신호에 응답하는 부스트 기입 동작 동안 비트라인으로 기존의 전원 전압 보다 높은 전압 레벨로 메모리 셀 커패시터를 충전시키기 때문에, 메모리 셀 커패시터에 저장되는 전하량이 커진다.

8. 发明授权

KR100487522B1 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법 有权
标题翻译：用于根据半导体存储器件的工作频率控制写入恢复时间表WR的预充电控制电路和控制写恢复时间表WR的方法
公开(公告)号：KR100487522B1
公开(公告)日：2005-05-03
申请号：KR1020020017757
申请日：2002-04-01
申请人： 삼성전자주식회사
发明人： 박상균 , 이호철
IPC分类号： G11C11/4063
CPC分类号： G11C11/4076 , G11C7/1072 , G11C7/12 , G11C7/22 , G11C11/4094 , G11C2207/229
摘要： 반도체 메모리 장치의 동작 주파수에 따라 기입 회복 시간(tWR)을 제어하는 프리차아지 제어 회로 및 기입 회복 시간(tWR) 제어 방법이 개시된다. 본 발명의 프리차아지 제어 회로는 제1 경로단, 제2 경로단, 프리차아지 모드 선택부, 프리차아지 인에이블부, 프리차아지 신호 발생부, 그리고 피이드백부를 포함한다. 반도체 메모리 장치의 동작 주파수를 기준으로, 레이턴시 신호는 높은 클럭 주파수로 동작되면 제1 로직 레벨로, 그리고 낮은 주파수로 동작하면 제2 로직 레벨로 설정된다. 제1 경로단은 레이턴시 신호가 제1 로직 레벨일 때 데이터 기입 동작이 끝났음을 나타내는 기입 신호에 응답하여 그 출력을 발생하고, 제2 경로단은 레이턴시 신호가 제2 로직 레벨일 때 기입 신호에 응답하여 그 출력을 발생한다. 프리차아지 인에이블부는 프리차아지 모드 선택부의 출력을 프리차아지 인에이블 신호로 발생하고, 프리차아지 신호 발생부는 기입 신호, 제1 경로단 출력, 제2 경로단 출력, 그리고 프리차아지 인에이블 신호에 응답하여 프리차아지 동작을 지시하는 프리차아지 신호를 발생한다. 따라서, 본 발명은 클럭 주파수 정보를 갖는 레이턴시 신호에 응답하여 프리차아지 동작을 수행하기 때문에, 기입 회복 시간(tWR)의 마진도 확보하고 클럭 사이클의 잉여없이 프리차아지 동작을 수행한다.

9. 发明公开

KR1020040048745A 프리차지 회로를 제어하는 프리차지 제어회로, 이를구비하는 반도체 메모리장치 및 프리차지 회로를제어하는 프리차지 제어신호를 생성하는 방법 失效
标题翻译：用于控制预加电路的控制电路和具有该预调电路的半导体存储器件以及用于控制预置电路的控制信号的方法
公开(公告)号：KR1020040048745A
公开(公告)日：2004-06-10
申请号：KR1020020076704
申请日：2002-12-04
申请人： 삼성전자주식회사
发明人： 문장원 , 김성훈 , 김경호 , 김정열 , 송호영
IPC分类号： G11C7/12
CPC分类号： G11C7/22 , G11C7/12 , G11C2207/229
摘要： PURPOSE: A control circuit for controlling a precharge circuit and a semiconductor memory device having the same and a method for generating a control signal for controlling the precharge circuit are provided to reduce the precharge time by controlling precharge after a write operation more faster than that after a read operation. CONSTITUTION: A precharge circuit pre-charges data input/output lines(IO,IOB) in a predetermined voltage level. A precharge control signal generating circuit(200) generates a column bank address signal(CBA) and a first precharge control signal(PIOPRB1), or the column bank address signal(CBA) and a second precharge control signal(PIOPRB2) in order to control an operation of the precharge circuit. The first precharge control signal(PIOPRB1) is generated from a first delay signal. The first delay signal delays the column bank address signal(CBA) during a first predetermined time. The second precharge control signal(PIOPRB2) is generated from a second delay signal. The second delay signal delays the column bank address signal(CBA) during a second predetermined time. A control circuit(210) generates a control signal for selectively outputting the first precharge control signal(PIOPRB1) and the second precharge control signal(PIOPRB2) from the precharge control signal generating circuit(200) in response to a write information signal(PWR) to output the selected signal to the precharge control signal generating circuit(200).
摘要翻译：目的：提供一种用于控制预充电电路的控制电路和具有该预充电电路的半导体存储器件和用于产生用于控制预充电电路的控制信号的方法，用于通过在写入操作之后控制预充电比之后更快地减少预充电时间一个读操作。构成：预充电电路对预定电压电平的数据输入/输出线（IO，IOB）进行预充电。预充电控制信号发生电路（200）产生列组地址信号（CBA）和第一预充电控制信号（PIOPRB1）或列组地址信号（CBA）和第二预充电控制信号（PIOPRB2），以便控制预充电电路的动作。从第一延迟信号产生第一预充电控制信号（PIOPRB1）。第一延迟信号在第一预定时间内延迟列组地址信号（CBA）。第二预充电控制信号（PIOPRB2）由第二延迟信号产生。第二延迟信号在第二预定时间内延迟列组地址信号（CBA）。控制电路（210）响应写入信息信号（PWR）产生用于从预充电控制信号产生电路（200）选择性地输出第一预充电控制信号（PIOPRB1）和第二预充电控制信号（PIOPRB2）的控制信号，以将所选择的信号输出到预充电控制信号发生电路（200）。

10. 发明公开

KR1020030049893A 반도체 메모리 장치 및 이 장치의 메모리 셀 억세스 방법 失效
标题翻译：半导体存储器件及其存储单元的存取方法
公开(公告)号：KR1020030049893A
公开(公告)日：2003-06-25
申请号：KR1020010080225
申请日：2001-12-17
申请人： 삼성전자주식회사
发明人： 이재구 , 전영현
IPC分类号： G11C7/00
CPC分类号： G11C11/4076 , G11C7/12 , G11C7/22 , G11C11/4094 , G11C2207/2281 , G11C2207/229
摘要： PURPOSE: A semiconductor memory device and a method for accessing memory cells of the same are provided to output continuously data by selecting word lines of the next memory cell array block as well as bit lines of the present memory cell array block. CONSTITUTION: A semiconductor memory device includes a row address generation portion, a next bank signal selection signal generation portion(76), a present bank selection signal generation portion(78), a block selection signal generation portion(86), a column address generation portion, and a precharge control signal generation portion. The row address generation portion receives the first, the second, the third addresses and generates row addresses according to an active command. The next bank signal selection signal generation portion receives the third address and generates the next bank signal in response to the second address according to a read/write command. A block selection signal generation portion receives a block address and generates a block selection signal in response to the active command and the second address. The column address generation portion receives the first address and generates a column address according to the read/write command. The precharge control signal generation portion receives the third address and generates a precharge control signal in response to the second address.
摘要翻译：目的：提供半导体存储器件及其存储单元的存取方法，以通过选择下一个存储单元阵列块的字线以及当前存储单元阵列块的位线来连续输出数据。构成：半导体存储装置包括行地址生成部，下一组信号选择信号生成部（76），存储体选择信号生成部（78），块选择信号生成部（86），列地址生成部分和预充电控制信号产生部分。行地址生成部接收第一，第二，第三地址，并根据活动命令生成行地址。下一行信号选择信号生成部分根据读/写命令响应于第二地址接收第三地址并产生下一个存储体信号。块选择信号生成部分接收块地址并响应于活动命令和第二地址产生块选择信号。列地址生成部接收第一地址，并根据读/写命令生成列地址。预充电控制信号产生部分接收第三地址并响应于第二地址产生预充电控制信号。

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