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1. 发明授权

KR101851817B1 반도체 장치 및 그 구동 방법 有权
公开(公告)号：KR101851817B1
公开(公告)日：2018-04-24
申请号：KR1020137008419
申请日：2011-08-19
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 나가츠카슈헤이 , 마츠자키다카노리 , 이노우에히로키 , 가토기요시
IPC分类号： H01L27/105 , G11C11/402 , G11C11/407 , H01L21/8242
CPC分类号： G11C11/403 , G11C16/0433 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L27/1156 , H01L27/1225 , H01L29/7869
摘要： 반도체장치는제1 채널형성영역과, 제1 게이트전극과, 제1 소스영역및 드레인영역을포함하는제1 트랜지스터와; 적어도제1 소스영역및 드레인영역중 어느한쪽의일부와중첩하도록설치된제2 채널형성영역과, 제2 소스전극과, 제1 게이트전극과전기적으로접속되는제2 드레인전극과, 제2 게이트전극을포함하는제2 트랜지스터와; 제1 트랜지스터와제2 트랜지스터사이에설치된절연층을포함하는메모리셀을포함한다. 제2 트랜지스터를오프상태로해야할 기간에있어서, 적어도제1 소스영역또는제1 드레인영역에정의전위가부여될때 제2 게이트전극에부의전위가부여된다.

2. 发明授权

KR101842181B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101842181B1
公开(公告)日：2018-03-26
申请号：KR1020110072325
申请日：2011-07-21
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 마츠바야시다이스케
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/11517 , G11C11/403 , G11C16/0433 , H01L27/0207 , H01L27/1156 , H01L27/1211 , H01L27/1225
摘要： 본발명은전력이공급되지않는상황에서도기억내용을유지할수 있고, 배선개수를삭감함으로써고집적화가도모된반도체장치를제공하는것을목적으로한다. 트랜지스터의오프전류를충분히작게할 수있는재료, 예를들어, 와이드갭 반도체인산화물반도체재료를사용하여반도체장치를구성한다. 트랜지스터의오프전류를충분히작게할 수있는반도체재료를사용함으로써오랜기간에걸쳐정보를유지할수 있다. 또한, 기록용워드선과판독용워드선을공통적으로사용하고또 기록용의비트선과판독용비트선을공통적으로사용하여배선개수를삭감하고, 또한, 소스선을삭감함으로써단위면적당의기억용량을증가시킨다.
摘要翻译：本发明的目的是提供一种即使在没有供电的状态下也能够保持存储器内容并且减少布线的数量以实现高集成度的半导体器件。通过使用能够充分降低晶体管的截止电流的材料（例如，作为宽带隙半导体的氧化物半导体材料）来构成半导体器件。通过使用能够充分降低晶体管截止电流的半导体材料，可以长时间维持信息。另外，字线的记录用于公共和读取字线，并且也常见于位线和用于所述记录的读出位线和切割线号，并通过减少源极线增加每单位面积的存储容量从而。

3. 发明公开

KR1020170093709A 반도체 장치, 전자 기기 审中-实审
标题翻译：半导体器件，电子器件
公开(公告)号：KR1020170093709A
公开(公告)日：2017-08-16
申请号：KR1020170011826
申请日：2017-01-25
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 마츠다신페이 , 사카쿠라마사유키 , 야마자키슌페이
IPC分类号： H01L27/12
CPC分类号： H01L27/1225 , G11C11/403 , G11C11/418 , G11C11/419 , G11C29/06 , G11C2029/4402 , G11C2029/5002 , H01L27/1052 , H01L27/1207 , H01L27/127 , H01L29/78648 , H01L29/7869
摘要： 본발명은데이터를오랫동안유지할수 있는반도체장치를제공한다. 기억회로와유지회로를갖는반도체장치이고, 기억회로는제 1 트랜지스터를갖고, 유지회로는제 2 트랜지스터를갖는다. 기억회로는제 1 트랜지스터를온 상태로하여데이터를기록하는기능과, 제 1 트랜지스터를오프상태로하여데이터를유지하는기능을갖는다. 유지회로는제 2 트랜지스터를온 상태로하여제 1 트랜지스터의백 게이트에제 1 트랜지스터를오프상태로하는제 1 전위를공급하는기능과, 제 2 트랜지스터를오프상태로하여제 1 전위를유지하는기능을갖는다. 제 1 트랜지스터와제 2 트랜지스터에전기특성이상이한트랜지스터를사용한다.
摘要翻译：本发明提供了一种能够长时间保持数据的半导体器件。一种具有存储电路和保持电路的半导体器件，所述存储器电路具有第一晶体管，所述保持电路具有第二晶体管。存储器电路具有通过导通第一晶体管来写入数据的功能和通过关断第一晶体管来保持数据的功能。保持电路具有导通第二晶体管并向第一晶体管的背栅极提供第一电位以关断第一晶体管的功能以及关断第二晶体管以维持第一电位的功能有。第一晶体管和第二晶体管使用具有电特性异常的晶体管。

4. 发明公开

KR1020140141472A 반도체 장치의 구동 방법 审中-实审
标题翻译：半导体器件的驱动方法
公开(公告)号：KR1020140141472A
公开(公告)日：2014-12-10
申请号：KR1020140063152
申请日：2014-05-26
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 이노우에히로키 , 마츠자키다카노리 , 아츠미도모아키
IPC分类号： G11C11/4096 , G11C11/405
CPC分类号： G11C11/403 , G11C11/4076 , G11C11/4094
摘要： 오판독을 방지할 수 있는 반도체 장치를 제공한다.
제1 트랜지스터(101), P형의 제2 트랜지스터(102) 및 제3 트랜지스터(105)를 갖는 메모리 셀에 있어서, 데이터의 기입 시에는, 배선(113)의 전위를 VDD 또는 GND로 한다. 스탠바이 기간에는 배선(113)의 전위는 GND로 한다. 데이터를 판독하는 동작은, 배선(113)을 전위 GND로 프리차지하여, 부유 상태로 하고, 배선(114)을 전위 (VDD-α)로 한 뒤, 제3 트랜지스터(105)를 온으로 한다. 제2 트랜지스터(102)의 게이트(노드(104))의 전위가, 스탠바이 기간 중에 VDD보다 ΔV
MAX 만큼 저하되어도, 확실하게 제2 트랜지스터(102)가 오프가 되도록 α를 설정한다. 즉, Vth+ΔV
MAX
摘要翻译：公开了能够防止误读的半导体装置。在包括第一晶体管（101），P型第二晶体管（102）和第三晶体管（105）的存储单元中，当写入数据时，位线（113）的电位被设置为VDD或GND。在待机期间，位线（113）的电位设为GND。在读取操作中，位线（113）在GND处处于浮置状态，并且源极线（114）被设置为电位（VDD-α），因此第三晶体管（105）导通。即使在待机期间第二晶体管（103）的栅极节点（104）的电位变得低于VDD×ΔVMAX，也可以将第二晶体管（2）确定地切断。也就是说，Vth =ΔVMAX<α，其中Vth是第二晶体管（102）的阈值。

5. 发明公开

KR1020120127722A 반도체 장치 및 그 구동 방법 审中-实审
标题翻译：半导体器件及其驱动方法
公开(公告)号：KR1020120127722A
公开(公告)日：2012-11-23
申请号：KR1020127023458
申请日：2011-01-25
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 이노우에히로키 , 가토기요시 , 마츠자키다카노리 , 나가츠카슈헤이
IPC分类号： H01L27/105 , H01L27/12 , H01L27/115 , G11C11/403 , G11C11/405 , G11C11/24
CPC分类号： G11C11/24 , G11C11/403 , G11C11/405 , H01L27/1052 , H01L27/11521 , H01L27/1225 , H01L27/1156
摘要： 본 발명의 목적은 전력이 공급되지 않을 때조차 저장된 데이터가 보유될 수 있으며 기록 횟수가 한정되지 않는 신규한 구조를 가진 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 와이드 갭 반도체를 사용하여 형성되며 비트선의 전위와 동일하거나 또는 그것과 상이한 전위를 소스선에 선택적으로 인가하는 전위 변경 회로를 포함한다. 따라서, 상기 반도체 장치의 전력 소비는 충분히 저감될 수 있다.

6. 发明公开

KR1020120099464A 반도체 장치 有权
公开(公告)号：KR1020120099464A
公开(公告)日：2012-09-10
申请号：KR1020127015315
申请日：2010-10-28
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이 , 고야마준 , 카토키요시
IPC分类号： H01L27/115 , H01L27/12 , G11C11/403 , G11C11/405 , G11C16/04 , H01L21/02
CPC分类号： H01L21/02554 , G11C11/403 , G11C11/405 , G11C16/0425 , H01L21/02565 , H01L21/02631 , H01L21/02664 , H01L27/0688 , H01L27/105 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11551 , H01L27/1156 , H01L27/1203 , H01L27/1225
摘要： 본 발명은 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 본 발명의 반도체 장치는 직렬로 접속된 메모리 셀과 용량 소자를 가진다. 메모리 셀의 하나는 비트선 및 소스선에 접속된 제 1 트랜지스터와, 신호선 및 워드선에 접속된 제 2 트랜지스터와, 워드선에 접속된 용량 소자를 가진다. 제 2 트랜지스터는 산화물 반도체층을 포함한다. 제 1 트랜지스터의 게이트 전극과, 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자의 전극의 한쪽이 서로 접속된다.

7. 发明公开

KR1020120097507A 반도체 장치 有权
公开(公告)号：KR1020120097507A
公开(公告)日：2012-09-04
申请号：KR1020127014553
申请日：2010-10-28
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자끼슌뻬이 , 고야마준 , 가또기요시
IPC分类号： H01L21/8242 , H01L27/108 , H01L21/8238 , H01L27/115
CPC分类号： H01L27/1203 , G11C11/403 , G11C11/405 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/1156 , H01L27/1225 , H01L27/0207
摘要： 신규한 구조를 갖는 반도체 장치를 제공하는 것이 목적이다. 반도체 장치는 제1 배선, 제2 배선, 제3 배선, 제4 배선, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 및 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되고, 제2 트랜지스터는 산화물 반도체층을 포함한다.

8. 发明公开

KR1020120059097A 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법 有权
标题翻译：执行多循环自刷新的半导体存储器件及其验证方法
公开(公告)号：KR1020120059097A
公开(公告)日：2012-06-08
申请号：KR1020100120719
申请日：2010-11-30
申请人： 삼성전자주식회사
发明人： 심보일 , 박상원
IPC分类号： G11C11/406 , G11C29/50
CPC分类号： G11C11/40615 , G11C11/406 , G11C29/50016 , G11C11/401 , G11C11/402 , G11C11/403 , G11C11/4063 , G11C29/08 , G11C2211/4067
摘要： PURPOSE: A semiconductor memory device and a verifying method thereof are provided to reduce power consumption of a memory device by easily detecting defects in a multi-cycle self refresh operation. CONSTITUTION: A memory cell array(190) includes first cells and second cells. A tag information register(210) stores refresh cycle information abut each word line connected to the first cells and the second cells. A refresh control circuit(300) generates a refresh enable signal and a refresh address by referring to refresh cycle information stored in the tag information register. A DQ pin connects data stored in the memory cell array to the outside. A refresh address and a refresh enable signal are transmitted to the outside through the DQ pin.
摘要翻译：目的：提供一种半导体存储器件及其验证方法，通过容易地检测多循环自刷新操作中的缺陷来降低存储器件的功耗。构成：存储单元阵列（190）包括第一单元和第二单元。标签信息寄存器（210）存储与连接到第一单元和第二单元的每个字线邻接的刷新周期信息。刷新控制电路（300）通过参照存储在标签信息寄存器中的刷新周期信息生成刷新使能信号和刷新地址。 DQ引脚将存储在存储单元阵列中的数据连接到外部。刷新地址和刷新使能信号通过DQ引脚传输到外部。

9. 发明公开

KR1020120031374A 반도체 메모리 디바이스 및 그 리프레시 방법 有权
标题翻译： SENUCIBDUCTIR存储器件及其刷新方法
公开(公告)号：KR1020120031374A
公开(公告)日：2012-04-03
申请号：KR1020100092866
申请日：2010-09-24
申请人： 삼성전자주식회사
发明人： 강용훈 , 황주영
IPC分类号： G11C11/401 , G11C11/402 , G11C11/403 , G11C11/408 , G11C11/406
CPC分类号： G11C11/401 , G11C11/402 , G11C11/403 , G11C11/406 , G11C11/40611 , G11C11/408
摘要： PURPOSE: A semiconductor memory device and a refresh method thereof are provided to improve performance by interleaving between memory banks. CONSTITUTION: A memory bank includes a plurality of memory cells. A self refresh controller(150) generates a refresh address and outputs a low address including page information by using the refresh address. The memory bank is driven based on the low address. A refresh operation is selectively performed according to a page of the memory bank.
摘要翻译：目的：提供一种半导体存储器件及其刷新方法，以通过存储器之间的交错来提高性能。构成：存储体包括多个存储单元。自刷新控制器（150）通过使用刷新地址产生刷新地址并输出包括页面信息的低地址。基于低地址驱动存储体。根据存储体的页面有选择地执行刷新操作。

10. 发明公开

KR1020120023523A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020120023523A
公开(公告)日：2012-03-13
申请号：KR1020110072325
申请日：2011-07-21
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 마츠바야시다이스케
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/11517 , G11C11/403 , G11C16/0433 , H01L27/0207 , H01L27/1156 , H01L27/1211 , H01L27/1225
摘要： PURPOSE: A semiconductor device is provided to use a semiconductor material capable of significantly reducing an off-current of a transistor, thereby maintaining information without supplying a power source. CONSTITUTION: A memory cell(190) comprises a first transistor(160), a second transistor(162), and a capacitive device(164). The first transistor is formed in order to have a conductive type different from the second transistor. The number of bit lines(BL_1-BL_n) and word lines(WL_1-WL_m+1) which are perpendicular to the bit lines is m+1. A first word line is electrically connected to a gate electrode of the second transistor. A first wiring and a drain electrode of the first transistor are electrically connected. A second wiring and a source electrode of the first transistor are electrically connected.
摘要翻译：目的：提供半导体器件以使用能够显着降低晶体管截止电流的半导体材料，从而在不提供电源的情况下保持信息。构成：存储单元（190）包括第一晶体管（160），第二晶体管（162）和电容器件（164）。第一晶体管被形成为具有不同于第二晶体管的导电类型。与位线垂直的位线（BL_1-BL_n）和字线（WL_1-WL_m + 1）的数量为m + 1。第一字线电连接到第二晶体管的栅电极。第一晶体管的第一布线和漏电极电连接。第一晶体管的第二布线和源电极电连接。

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