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1. 发明公开

KR1020150123378A 반도체 메모리 장치 및 그의 동작 방법 审中-实审
标题翻译：半导体存储器件及其操作方法
公开(公告)号：KR1020150123378A
公开(公告)日：2015-11-04
申请号：KR1020140049282
申请日：2014-04-24
申请人： 에스케이하이닉스 주식회사
发明人： 조선기
IPC分类号： G11C29/00 , G11C11/407
CPC分类号： G11C17/18 , G11C17/16 , G11C29/72 , G11C29/76 , G11C29/78 , G11C29/835 , G11C29/838
摘要： 여러가지상태정보를저장하는반도체메모리장치에관한것으로, 다수의퓨즈를구비하며, 상태정보가프로그래밍되는퓨즈어레이부, 상기퓨즈어레이부의프로그래밍동작방향과부트업 동작방향을제어하기위한동작방향제어부, 및상기부트업 동작을통해상기퓨즈어레이부에프로그래밍된 상태정보를로딩하기위한퓨즈정보로딩부를구비하는반도체메모리장치가제공된다.
摘要翻译：本发明涉及存储各种状态信息的半导体存储器件。半导体存储器件包括具有熔丝并且状态信息编程的熔丝阵列部分，控制熔丝阵列部分的编程操作方向和启动操作方向的操作方向控制部分以及用于加载状态的熔丝信息加载部分通过启动操作在熔丝阵列部件中编程的信息。

2. 发明公开

KR1020120036429A 인쇄회로기판 형성 방법 无效
标题翻译：形成印刷电路板的方法
公开(公告)号：KR1020120036429A
公开(公告)日：2012-04-18
申请号：KR1020100098093
申请日：2010-10-08
申请人： 에스케이하이닉스 주식회사
发明人： 이준호 , 김현석 , 정부호 , 조선기 , 김양희 , 김영원
IPC分类号： H05K9/00 , H05K3/32
摘要： PURPOSE: A method for forming a printed circuit board is provided to reduce distortion of a signal inputted to a signal line by suppressing noises applied to a power voltage and a ground voltage. CONSTITUTION: A wire connected to a signal, a power voltage, and a ground voltage is formed on a substrate(10). A signal line unit(20) includes a first signal line(21) and a second signal line(22). A power line unit(30) includes a first power line unit(31) and a second power line unit(32). The first power line unit includes a first power line(31a), a first via(31b), and a first plate(31c). The second power line unit includes a second power line(32a), a second via(32b), and a second plate(32c).
摘要翻译：目的：提供一种用于形成印刷电路板的方法，以通过抑制施加于电源电压和接地电压的噪声来减少输入到信号线的信号的失真。构成：在基板（10）上形成连接到信号，电源电压和接地电压的电线。信号线单元（20）包括第一信号线（21）和第二信号线（22）。电力线单元（30）包括第一电力线单元（31）和第二电力线单元（32）。第一电力线单元包括第一电力线（31a），第一通孔（31b）和第一板（31c）。第二电力线单元包括第二电力线（32a），第二通孔（32b）和第二板（32c）。

3. 发明公开

KR1020120019690A 캐패시터 형성 방법과 이를 이용한 반도체 소자 无效
标题翻译：用于形成电容器和使用该电容器的半导体器件的方法
公开(公告)号：KR1020120019690A
公开(公告)日：2012-03-07
申请号：KR1020100083052
申请日：2010-08-26
申请人： 에스케이하이닉스 주식회사
发明人： 김현석 , 이준호 , 정부호 , 조선기 , 김양희 , 김영원
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L28/90 , H01L27/0808 , H01L27/0811 , H01L29/94
摘要： PURPOSE: A method for forming a capacitor and a semiconductor device using the same are provided to improve the noise attenuation efficiency of a decoupling capacitor by decreasing the resistance of a wire which connects the decoupling capacitor to a power voltage. CONSTITUTION: A first MOS capacitor(MOS_CP1) includes a first gate and a first source/drain. A second MOS capacitor(MOS_ CP2) includes a second gate and a second source/drain. A first cylinder capacitor(CYL_CP1) includes a top electrode, a first dielectric layer, and a first bottom electrode. A second cylinder capacitor(CYL_CP2) includes a top electrode, a second dielectric layer, and a second bottom electrode. A metal wire(10A,10B) connects the gate to the bottom electrode.
摘要翻译：目的：提供一种用于形成电容器的方法和使用该电容器的半导体器件，以通过降低将去耦电容器连接到电源电压的电线的电阻来改善去耦电容器的噪声衰减效率。构成：第一MOS电容器（MOS_CP1）包括第一栅极和第一源极/漏极。第二MOS电容器（MOS_CP2）包括第二栅极和第二源极/漏极。第一气缸电容器（CYL_CP1）包括顶电极，第一电介质层和第一底电极。第二气缸电容器（CYL_CP2）包括顶电极，第二电介质层和第二底电极。金属线（10A，10B）将栅极连接到底部电极。

4. 发明授权

KR101046275B1 파워 메쉬 구조를 갖는 반도체 메모리 장치 失效
标题翻译：半导体存储器包括功率结构
公开(公告)号：KR101046275B1
公开(公告)日：2011-07-04
申请号：KR1020100027820
申请日：2010-03-29
申请人： 에스케이하이닉스 주식회사
发明人： 정부호 , 이준호 , 김현석 , 조선기 , 김양희 , 김영원
IPC分类号： G11C8/14 , G11C7/18 , G11C8/12 , H01L21/28
CPC分类号： G11C5/063 , G11C5/025 , G11C7/06 , G11C8/08 , G11C8/14
摘要： PURPOSE: A semiconductor memory apparatus including a power-meshed structure is provided to improve power supply capability by connecting a plate electrode or a stable pattern to a power line connected to a column control block. CONSTITUTION: A plurality of banks comprises a semiconductor memory device for having a plurality of cell mat power mesh structures. A plurality of power lines are arranged in the prescribed part of a plurality of banks. A column control area is arranged in at least one region of the edge of the bank. A conductive plate is arranged on the top side of a column control region. The conductive plate is electrically connected to the plural power lines.
摘要翻译：目的：提供一种包括电源网格结构的半导体存储装置，通过将平板电极或稳定图案连接到连接到列控制块的电力线来提高电力供应能力。构成：多个存储体包括用于具有多个电池垫功率网格结构的半导体存储器件。多个电源线布置在多个银行的规定部分中。列控制区域布置在堤岸的边缘的至少一个区域中。导电板设置在列控制区域的顶侧。导电板电连接到多条电源线。

5. 发明公开

KR1020170013465A 반도체 장치 및 이를 이용한 패키지 审中-实审
标题翻译：半导体器件和封装使用它
公开(公告)号：KR1020170013465A
公开(公告)日：2017-02-07
申请号：KR1020150105903
申请日：2015-07-27
申请人： 에스케이하이닉스 주식회사
发明人： 조선기 , 심종주
IPC分类号： H03K19/0175 , H01L23/48 , H01L23/498
CPC分类号： H03K5/2472 , H03K19/0005
摘要： 기준노드의전압레벨및 기준전압의전압레벨을비교하여코드를생성하고, 상기코드의코드값에대응하는전류를상기기준노드에제공하는출력드라이버모델링부를구비한비교회로; 및상기기준노드와전기적으로연결된패드를포함하고, 상기기준노드와상기출력드라이버모델링부사이의임피던스가상기기준노드와상기패드사이의임피던스에대응되는값을갖는다.
摘要翻译：半导体器件可以包括比较器和焊盘。比较器可以将参考节点的电压电平与参考电压的电压电平进行比较以产生代码。比较器可以包括输出驱动器建模单元，其被配置为根据代码对参考节点的代码值来调整流向参考节点的电流。垫可以耦合到参考节点。参考节点，输出驱动器建模单元以及耦合在其间的组件和信号线的总阻抗可对应于参考节点，焊盘以及耦合在其间的组件和信号线的总阻抗。

6. 发明公开

KR1020150130608A 메모리 장치 审中-实审
标题翻译：内存设备
公开(公告)号：KR1020150130608A
公开(公告)日：2015-11-24
申请号：KR1020140057149
申请日：2014-05-13
申请人： 에스케이하이닉스 주식회사
发明人： 조선기 , 공용호
IPC分类号： G11C29/02 , G11C16/06
CPC分类号： G11C29/78 , G11C29/44 , G11C29/76 , G11C2029/4402
摘要： 메모리장치는, 제1메모리블록; 제2메모리블록; 불량어드레스와압축정보를입력받기위한수신회로; 및상기제1메모리블록을리페어하기위한제1영역과상기제2메모리블록을리페어하기위한제2영역을포함하고, 상기압축정보가고압축을나타내면상기불량어드레스를상기제1영역과상기제2영역모두에프로그램하고, 상기압축정보가저압축을나타내면상기불량어드레스를상기제1영역과상기제2영역중 하나의영역에프로그램하는비휘발성메모리회로를포함할수 있다.
摘要翻译：存储器件可以包括第一存储器块; 第二存储器块; 用于接收不良地址和压缩信息的接收电路; 以及非易失性存储器电路，其包括用于修复所述第一存储器块的第一区域和用于修复所述第二存储器块的第二区域，当所述压缩信息表示高压缩时，对所述第一区域和所述第二区域中的所述缺陷地址进行编程，当压缩信息表示低压缩时，在第一区域或第二区域中的缺陷地址。

7. 发明公开

KR1020140064276A 파워 메탈 메쉬 및 이를 포함하는 반도체 메모리 장치 审中-实审
标题翻译：功率金属网和半导体存储器件包括功率金属网
公开(公告)号：KR1020140064276A
公开(公告)日：2014-05-28
申请号：KR1020120131437
申请日：2012-11-20
申请人： 에스케이하이닉스 주식회사
发明人： 이준호 , 한성우 , 오익수 , 정부호 , 조선기 , 김양희 , 김태훈
IPC分类号： H01L23/48 , H01L23/52
CPC分类号： H03H7/0115 , G11C5/14 , H01L23/147 , H01L23/49827 , H01L23/5223 , H01L23/5227 , H01L23/5286 , H01L23/552 , H01L23/66 , H01L2223/6661 , H01L2924/0002 , H01L2924/00
摘要： The present technique relates to a power metal mesh and a semiconductor memory device including the same. A band stop filter part, which has a parallel structure of a capacitor and an inductance between adjacent chips, is arranged by implementing a power metal mesh for reducing noise coupling generated between the adjacent chips on a silicon interposer. Consequently, the noise coupling of a specific frequency band generated between the adjacent chips can be effectively reduced.
摘要翻译：本技术涉及功率金属网和包括其的半导体存储器件。通过实现用于减少在硅插入件上的相邻芯片之间产生的噪声耦合的功率金属网来布置具有电容器的并联结构和相邻芯片之间的电感的带阻滤波器部分。因此，可以有效地减少相邻芯片之间产生的特定频带的噪声耦合。

8. 发明授权

KR101212722B1 멀티 칩 패키지 有权
标题翻译：多芯片封装
公开(公告)号：KR101212722B1
公开(公告)日：2013-01-09
申请号：KR1020100017458
申请日：2010-02-26
申请人： 에스케이하이닉스 주식회사
发明人： 김영원 , 이준호 , 김현석 , 정부호 , 조선기 , 김양희
IPC分类号： G11C5/06 , G11C5/04 , G11C7/10
CPC分类号： H01L25/0657 , H01L23/48 , H01L2225/06531 , H01L2924/00013 , H01L2924/0002 , H01L2224/13099 , H01L2224/13599 , H01L2224/05599 , H01L2224/05099 , H01L2224/29099 , H01L2224/29599 , H01L2924/00
摘要： 본 발명은 멀티 칩 패키지에 관한 것으로, 복수의 칩이 적층된 멀티 칩 패키지에 있어서, 상기 복수의 칩 각각은 서로 전원 또는 신호를 전달하도록 구성된 복수의 인덕터 패드를 포함하되, 상기 복수의 인덕터 패드 중 어느 하나인 기준 인덕터 패드의 양측에는 서로 다른 자속 방향을 가지는 제1 및 제2 인덕터 패드가 형성된다.

9. 发明授权

KR101143634B1 캐패시터 형성 방법과 이를 이용한 반도체 소자 失效
标题翻译：用于形成电容器和使用该电容器的半导体器件的方法
公开(公告)号：KR101143634B1
公开(公告)日：2012-05-11
申请号：KR1020100089112
申请日：2010-09-10
申请人： 에스케이하이닉스 주식회사
发明人： 김현석 , 이준호 , 정부호 , 조선기 , 김양희 , 김영원
IPC分类号： H01L27/108 , H01L21/8242 , H01L27/02
CPC分类号： H01L27/0805 , H01L23/5223 , H01L28/40 , H01L29/94 , H01L2924/0002 , H01L2924/00
摘要： 캐패시터 형성 방법과 이를 이용한 반도체 소자는 전원전압과 접지전압 사이에 위치하는 모스트랜지스터 캐패시터와 상기 전원전압과 상기 접지전압 사이에 위치하는 제1 및 제2 플레이트 캐패시터 및 상기 제1 및 제2 플레이트 캐패시터를 연결하는 금속배선을 포함한다.

10. 发明公开

KR1020120027065A 캐패시터 형성 방법과 이를 이용한 반도체 소자 失效
标题翻译：用于形成电容器和使用该电容器的半导体器件的方法
公开(公告)号：KR1020120027065A
公开(公告)日：2012-03-21
申请号：KR1020100089112
申请日：2010-09-10
申请人： 에스케이하이닉스 주식회사
发明人： 김현석 , 이준호 , 정부호 , 조선기 , 김양희 , 김영원
IPC分类号： H01L27/108 , H01L21/8242 , H01L27/02
CPC分类号： H01L27/0805 , H01L23/5223 , H01L28/40 , H01L29/94 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: A method for forming a capacitor and a semiconductor device using the same are provided to lower connection wiring resistance of a decoupling capacitor, thereby increasing noise cancellation efficiency of a decoupling capacitor. CONSTITUTION: An MOS transistor capacitor(MOS CP) is located between a power voltage and a ground voltage. First and second plate capacitors(PLT_CP1,PLT_CP2) are located between the power voltage and the ground voltage. A metal line(ML) connects first and second plate capacitors. The metal line is made of a plate shaped metal film. The MOS transistor capacitor comprises a gate, a source, and a drain. A power voltage is applied to the gate of the MOS transistor capacitor and a ground voltage is applied to the source and the drain of the MOS transistor capacitor.
摘要翻译：目的：提供一种用于形成电容器的方法和使用其的半导体器件，以降低去耦电容器的连接布线电阻，从而提高去耦电容器的噪声消除效率。构成：MOS晶体管电容（MOS CP）位于电源电压和地电压之间。第一和第二平板电容器（PLT_CP1，PLT_CP2）位于电源电压和接地电压之间。金属线（ML）连接第一和第二平板电容器。金属线由板状金属膜制成。 MOS晶体管电容器包括栅极，源极和漏极。电源电压施加到MOS晶体管电容器的栅极，接地电压施加到MOS晶体管电容器的源极和漏极。

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