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1. 发明授权

KR102438390B1 미세 입도의 동적 랜덤 액세스 메모리 有权
公开(公告)号：KR102438390B1
公开(公告)日：2022-08-31
申请号：KR1020217028680
申请日：2018-05-18
IPC分类号： G11C11/4096 , G11C5/06 , G11C8/12
摘要： 미세입도의동적랜덤액세스메모리(DRAM)와같은 DRAM과관련된시스템, 장치및 방법이설명된다. 예를들어, 메모리디바이스내의메모리셀 어레이는구역들로분할될수 있다. 각구역은복수의메모리셀 뱅크를포함할수 있다. 각각의구역은호스트디바이스와통신하도록구성된데이터채널과연관될수 있다. 일부예에서, 상기어레이의각 채널은 2개이상의데이터핀을포함할수 있다. 채널마다데이터핀의비율은다양한예에서 2 또는 4일수 있다. 다른예는채널마다 8개의데이터핀을포함할수 있다.

2. 发明授权

KR102398236B1 낮은 핀카운트 고 대역폭 메모리 및 메모리 버스 有权
公开(公告)号：KR102398236B1
公开(公告)日：2022-05-13
申请号：KR1020187031533
申请日：2017-06-13
IPC分类号： G06F13/42 , G06F13/40 , G06F13/28 , G11C11/4093 , G11C11/4096 , G11C5/02 , G11C5/06 , G11C7/10 , G11C8/18
摘要： 동일한피크대역폭의공통 DDR 유형메모리보다적은신호를사용하는메모리컨트롤러집적회로(IC)(120), 메모리버스, 및메모리 IC(110)를포함하는메모리서브시스템이제공된다. 서브시스템은 22개이상의스위칭신호를사용하여 IC를상호연결하는버스에서 3000 메가바이트/초이상의데이터를전송할수 있다. 신호카운트감소는어드레스/제어명령을데이터전송에사용되는동일한신호중 적어도일부에시간멀티플렉싱함으로써달성된다. 단일버스신호는버스작동을개시하는데사용되며, 작동중에는단일신호는이 단일버스신호의 16비트샘플들에기초한시리얼프로토콜을통한데이터전송과동시에메모리 IC(110)로어드레싱및 제어정보를전송할수 있다. 추가적인데이터및 데이터스트로브 IO 신호를추가하여버스대역폭은스케일될수 있다. 이러한추가적인데이터버스신호는데이터및 데이터마스크전송에만사용된다. 메모리 IC(110)의한 버젼의물리적인레이아웃은컨트롤러 IC(120) 메모리인터페이스회로에대한다이영역오버헤드를최소화하기위해상기메모리컨트롤러 IC(120)와함께적층된다이멀티칩 패키지(100)에사용될때 메모리다이의하나의짧은에지에인접한스위칭신호터미널을디스패치한다. 메모리 IC(110) 인터페이스신호배치및 신호카운트는메모리버스신호에대한신호길이및 회로를최소화한다.

3. 发明授权

KR102387871B1 적층 메모리 다이와 데이터 통신 有权
公开(公告)号：KR102387871B1
公开(公告)日：2022-04-18
申请号：KR1020207010072
申请日：2018-09-25
IPC分类号： G11C5/06 , G11C7/10
摘要： 적층메모리다이와데이터를통신하기위한방법, 시스템및 디바이스가설명된다. 제 1 반도체다이는 1 비트의데이터를나타내는 2 개의신호레벨을포함하는바이너리-심볼신호를사용하여외부컴퓨팅디바이스와통신할수 있다. 반도체다이는서로적층될수 있고바이너리-심볼신호에기초하여생성된내부신호를릴레이하기위한내부상호접속(예를들어, 관통실리콘비아)를포함할수 있다. 내부신호는 1 비트초과의데이터를나타내기위해 3 개이상의레벨을포함하는변조방식을사용하여변조된멀티심볼신호일수 있다. 멀티-레벨심볼신호는내부상호접속을단순화할수 있다. 제 2 반도체다이는멀티-레벨심볼신호를수신하고제 2 반도체다이위에위치한반도체다이로재전송하도록구성될수 있다.

4. 发明授权

KR102359067B1 메모리 회로 有权
公开(公告)号：KR102359067B1
公开(公告)日：2022-02-08
申请号：KR1020207008244
申请日：2018-07-09
IPC分类号： G11C5/06 , G11C5/02
摘要： 몇몇실시예에서, 메모리회로는옆으로공간을갖는바로인접한메모리어레이쌍을포함한다. 메모리어레이들은상측및 하측높이방향으로연장되는트랜지스터들및 그사이에높이방향으로커패시터를각각갖는메모리셀들을각각포함한다. 메모리어레이들은 (a) 하측액세스라인위에있고그것에직접전기적으로결합되는상측액세스라인을갖고, (b) 공간을가로질러서로직접전기적으로결합되는, 개별로우들을포함한다. 로우들중 하나의로우에서의하측액세스라인은메모리어레이들중 하나의메모리어레이로부터메모리어레이들중 다른하나의메모리어레이로공간을가로질러연장된다. 로우들중 또다른하나의로우는공간의일 부분을가로질러연장되는전도성인터커넥트를포함한다. 상기전도성인터커넥트는공간내에서또 다른하나의로우로부터옆으로오프셋되는수평으로연장되는부분을포함한다. 다른몇몇양태및 구현예가개시된다.

5. 发明授权

KR102322727B1 데이터 스왑을 위한 메모리 시스템 및 그 동작방법 有权
公开(公告)号：KR102322727B1
公开(公告)日：2021-11-05
申请号：KR1020190091612
申请日：2019-07-29
IPC分类号： G06F3/06 , G11C5/06
摘要： 본발명은데이터스왑을위한메모리시스템및 그동작방법에관한것으로서, 일실시예에따른메모리시스템은적어도하나이상의관통실리콘비아(through silicon via; TSV) 채널을통해서로연결된복수의레이어및 복수의레이어중 스왑버퍼가구비된제1 레이어와제2 레이어간의데이터스왑(data swap) 여부를결정하고, 결정여부에따라제1 레이어와제2 레이어에구비된스왑데이터의이동을제어하는제어커맨드를생성하는스왑제어부를포함한다.

6. 发明授权

KR102293246B1 셀프 리프레쉬 제어 장치 有权
公开(公告)号：KR102293246B1
公开(公告)日：2021-08-26
申请号：KR1020150150417
申请日：2015-10-28
IPC分类号： G11C11/406 , G11C11/402 , G11C7/22 , G11C5/06 , G11C29/52
摘要： 본발명은셀프리프레쉬제어장치에관한것으로, 셀프리프레쉬전류를줄일수 있도록하는기술이다. 이러한본 발명은클록인에이블신호를일정시간동안래치하여발진인에이블신호를출력하는인에이블신호생성부, 발진인에이블신호와셀프리프레쉬명령신호중 어느하나를발진종료신호로출력하는종료신호생성부및 발진종료신호에대응하여셀프리프레쉬신호를생성하고, 발진종료신호와셀프리프레쉬신호를조합하여리프레쉬신호를출력하는리프레쉬신호출력부를포함한다.

7. 发明授权

KR102233054B1 메모리 어레이 회로 및 메모리 어레이 회로의 제조 방법 有权
公开(公告)号：KR102233054B1
公开(公告)日：2021-03-31
申请号：KR1020180060974
申请日：2018-05-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 후지와라,히데히로 , 싱사힐프릿 , 린치-유 , 판시엔-유 , 첸옌-후에이 , 리아오헝-젠
IPC分类号： G11C5/06
摘要： 메모리어레이는제1 방향을따라배열된셀의열, 및셀의열에걸쳐제1 방향을따라연장되는비트라인을포함한다. 셀의열은메모리셀의세트및 스트랩셀(strap cell)의세트를포함한다. 비트라인은제2 도전체내에제1 도전체를포함한다. 제1 도전체는제1 방향으로연장되고제1 도전층 내에있다. 제2 도전체는제1 방향으로연장되고제1 도전층과는상이한제2 도전층 내에있다.

8. 发明公开

KR20210034784A 솔리드 스테이트 드라이브 장치 및 그 제조 방법 审中-公开
公开(公告)号：KR20210034784A
公开(公告)日：2021-03-31
申请号：KR20190116505
申请日：2019-09-23
IPC分类号： G11C5/04 , G11C5/06 , G11C7/10
摘要： 솔리드스테이트드라이브장치및 그제조방법이제공된다. 솔리드스테이트드라이브장치는기판, 상기기판상에배치되는제1 버퍼칩, 상기제1 버퍼칩상에배치되는제2 버퍼칩, 상기제2 버퍼칩과와이어본딩을통해연결되는복수의제1 비휘발성메모리칩, 제1 채널을통해, 상기복수의제1 비휘발성메모리칩에컨트롤신호를전송하는컨트롤러, 및상기제1 채널과상기제1 버퍼칩을전기적으로연결하고, 상기기판내에배치되는제1 배선층을포함하되, 상기제1 버퍼칩은플립칩(flip chip) 형태로상기제1 배선층과연결되고, 상기제2 버퍼칩은제1 와이어를통해상기제1 배선층과연결된다.

9. 发明公开

KR20210024666A 데이터 버스를 가진 반도체 적층 디바이스 审中-公开
公开(公告)号：KR20210024666A
公开(公告)日：2021-03-05
申请号：KR20217005373
申请日：2017-07-14
IPC分类号： G11C5/06 , G11C7/10
摘要： 반도체칩 간의데이터통신의장치및 방법이설명된다. 예시적인장치는, 제1 반도체칩과제2 반도체칩 중하나에제공된기판관통비아(TSV)를통해서로에대해적층되는제1 반도체칩과제2 반도체칩을포함한다. 제1 반도체칩과제2 반도체칩은 DBI 알고리즘을이용하여인코딩되는데이터버스반전데이터의사용에의해서로통신된다.

10. 发明授权

KR102222445B1 선택적으로 동작하는 복수의 디램 장치를 포함하는 메모리 시스템 有权
公开(公告)号：KR102222445B1
公开(公告)日：2021-03-04
申请号：KR1020150012147
申请日：2015-01-26
申请人： 삼성전자주식회사
发明人： 하태웅 , 고병철 , 김대경 , 김종환
IPC分类号： G11C11/406 , G11C11/4063 , G11C7/10 , G11C5/06
摘要： 본발명은메모리시스템을제공한다. 메모리시스템은각각이적어도두 개의디램장치들을포함하는하나이상의디램그룹들을포함하는복수의디램장치, 및클록인에이블신호에응답하여노멀모드로동작하는대상디램장치를하나이상의디램그룹들로부터각각하나씩선택하기위해이용되는선택신호를제어하도록구성되는디램컨트롤러를포함할수 있다. 하나이상의디램그룹들로부터각각선택된하나이상의대상디램장치들외의하나이상의대기디램장치들은셀프리프레시모드로동작할수 있다. 본발명에따르면, 디램컨트롤러가재설계되지않고도, 디램컨트롤러에의해인식되거나지원될수 있는것보다많은버퍼링용량을갖는메모리시스템이얻어질수 있다.

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