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1. 发明公开

KR1020100082479A 질화물 반도체 발광소자 有权
标题翻译：氮化物半导体发光器件
公开(公告)号：KR1020100082479A
公开(公告)日：2010-07-19
申请号：KR1020090001806
申请日：2009-01-09
申请人： 삼성전자주식회사
发明人： 유상덕 , 정호일 , 이철규 , 장성환 , 이원신
IPC分类号： H01L33/06 , H01L33/32
CPC分类号： H01L33/32 , H01L33/06
摘要： PURPOSE: A nitride-based semiconductor light emitting device is provided to improve optical efficiency by simultaneously securing the crystallinity of an active layer and increasing the mobility of holes. CONSTITUTION: A buffer layer(20) is formed on a substrate(10). An n-type nitride layer(30) is formed on the buffer layer. An active layer(40) is formed on the n-type nitride layer. A p-type nitride layer(50) is formed on the active layer. A transparent electrode(52) which is composed of an indium-tin oxide is formed on the p-type nitride layer. A p-type electrode(55) is formed on the transparent electrode.
摘要翻译：目的：提供一种氮化物基半导体发光器件，以通过同时确保有源层的结晶度并增加空穴的迁移率来提高光学效率。构成：在衬底（10）上形成缓冲层（20）。在缓冲层上形成n型氮化物层（30）。在n型氮化物层上形成有源层（40）。在有源层上形成p型氮化物层（50）。在p型氮化物层上形成由氧化铟锡构成的透明电极（52）。在透明电极上形成p型电极（55）。

2. 发明公开

KR1020090080372A 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법 失效
标题翻译：制造外围电路区域的减少热量预算的半导体器件的制造方法
公开(公告)号：KR1020090080372A
公开(公告)日：2009-07-24
申请号：KR1020080006281
申请日：2008-01-21
申请人： 삼성전자주식회사
发明人： 정경호 , 요시다마코토 , 강재록 , 이철 , 문준석 , 이철규 , 조성일
IPC分类号： H01L29/78
CPC分类号： H01L21/823814 , H01L21/823425 , H01L21/82385
摘要： A method for manufacturing a semiconductor device for reducing a thermal budget to impurity regions of a peripheral circuit region is provided to improve characteristics of the semiconductor device by forming a peripheral transistor after performing a high-temperature process. A substrate(110) including a cell array region and a peripheral circuit region is prepared. The cell array region includes a cell activation region(112c). The peripheral circuit region includes peripheral activation regions(112a,112b). A cell gate pattern(126a) and a peripheral gate pattern(126b) are formed across the cell activation region and the peripheral activation region. A plurality of first cell impurity regions(130c) are formed in the cell activation regions of both sides of the cell gate pattern. A cell bottom interlayer dielectric(136) and a peripheral insulating layer are formed on the substrate in order to cover the cell array region and the peripheral circuit region, respectively. A plurality of cell conductive pads(144c) are formed through the cell bottom interlayer dielectric in order to be electrically connected with the first cell impurity regions. The peripheral insulating layer is removed to expose the peripheral activation regions of both sides of the peripheral gate pattern.
摘要翻译：提供一种用于制造用于将热量预算减少到外围电路区域的杂质区域的半导体器件的方法，以通过在执行高温处理之后形成外围晶体管来改善半导体器件的特性。准备包括单元阵列区域和外围电路区域的基板（110）。电池阵列区域包括电池激活区域（112c）。外围电路区域包括外围激活区域（112a，112b）。在单元激活区域和周边激活区域之间形成单元栅极图案（126a）和外围栅极图案（126b）。在单元栅极图案的两侧的单元激活区域中形成多个第一单元杂质区（130c）。为了覆盖电池阵列区域和外围电路区域，在基板上形成电池底层间电介质（136）和外围绝缘层。通过电池底层间电介质形成多个电池导电焊盘（144c），以便与第一电池杂质区域电连接。去除外围绝缘层以露出外围栅极图案两侧的外围激活区域。

3. 发明公开

KR1020090022439A 반도체 장치 및 그 제조 방법 无效
标题翻译： SEMICONDUTOR DEVICE AND METHOD OF FABRISTING THE SAME
公开(公告)号：KR1020090022439A
公开(公告)日：2009-03-04
申请号：KR1020070087788
申请日：2007-08-30
申请人： 삼성전자주식회사
发明人： 조성일 , 서준 , 김현철 , 이철규
IPC分类号： H01L21/768
CPC分类号： H01L21/76816 , H01L21/76829
摘要： A semiconductor device and a manufacturing method thereof are provided to increase the process margin of the lower electrode. A semiconductor device comprises an interlayer insulating film(108,110a), a conductor pattern(116), an expansion pattern(112c), and a bottom electrode(121a). An interlayer insulating film is formed on a substrate(100). A conductor pattern contacts with a substrate by passing through the interlayer insulating film. The expansion pattern is positioned on the upper side of the conductor pattern and contacts with the conductor pattern. The expansion pattern is parallely extended from the side wall of the conductor pattern to the surface of substrate. The lower electrode is arranged on the conductor pattern and the expansion pattern image.
摘要翻译：提供半导体器件及其制造方法以增加下电极的工艺裕度。半导体器件包括层间绝缘膜（108,110a），导体图案（116），膨胀图案（112c）和底部电极（121a）。在基板（100）上形成层间绝缘膜。导体图案通过层间绝缘膜与基板接触。扩展图案位于导体图案的上侧并与导体图案接触。扩展图案从导体图案的侧壁平行延伸到基板的表面。下电极布置在导体图案和扩展图案图像上。

4. 发明公开

KR1020050121429A 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법 有权
标题翻译：使用精细图案形成方法的使用信号层的半导体器件的精细图案形成方法和自对准接触的形成方法
公开(公告)号：KR1020050121429A
公开(公告)日：2005-12-27
申请号：KR1020040046555
申请日：2004-06-22
申请人： 삼성전자주식회사
发明人： 배근희 , 지경구 , 강창진 , 이철규
IPC分类号： H01L21/027
CPC分类号： H01L21/0331 , H01L21/0332 , H01L21/76897 , H01L21/0337
摘要： 실리콘저매늄 희생층을 사용하여 반도체 소자의 미세 패턴을 형성하는 방법 및 이를 이용한 자기정렬 콘택을 형성하는 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 자기정렬 콘택 형성방법은 기판 상에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성하고, 기판의 전면에 적어도 도전 라인 구조물의 높이와 같거나 그 이상의 높이로 실리콘 저매늄(Si
1-X Ge
X ) 희생층을 형성한다. 그리고, 희생층 상에 콘택 홀을 한정하는 포토레지스트 패턴을 형성한 다음, 희생층을 건식 식각함으로써 기판을 노출시키는 콘택 홀을 형성한다. 그리고, 폴리 실리콘을 사용하여 콘택 홀을 매립하는 다수의 콘택을 형성한 다음에 잔류하는 희생층을 습식 식각한 다음, 그 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성한다.

5. 发明授权

KR100455371B1 수직윤곽 보정장치 및 그의 수직 윤곽 신호 발생방법 失效
公开(公告)号：KR100455371B1
公开(公告)日：2004-12-17
申请号：KR1019970057747
申请日：1997-11-03
申请人： 삼성전자주식회사
发明人： 이철규
IPC分类号： H04N5/208
摘要： PURPOSE: A vertical contour correction device and a vertical contour signal generation method therefor are provided to improve vertical resolution without changing an intrinsic characteristic of a complementary color filter. CONSTITUTION: A signal delay unit delays an image signal outputted from a CCD(Charge Coupled Device) by the first horizontal line and the second horizontal line, and outputs the delayed signals as the first signal and the second signal. The first level adjusting unit adjusts levels of the image signal, the first signal and the second signal in response to the first to third level control variables, and outputs the adjusted signals as the third signal, the fourth signal and the fifth signal. The first signal synthesizing unit synthesizes the third signal and the fifth signal, and outputs the synthesized signal as the sixth signal. The second level adjusting unit adjusts a level of the sixth signal in response to the fourth level control variable, and outputs the adjusted signal as the seventh signal. A subtracting unit subtracts the level of the seventh signal from the level of the fourth signal, and outputs the subtracted signal as a vertical contour signal. An LPF(Low Pass Filter) filters a low-band component of the first signal, and outputs the filtered signal as a luminance signal. The second signal synthesizing unit synthesizes the luminance signal and the vertical contour signal, and outputs the synthesized signal as an image signal in which vertical contour is corrected.

6. 发明公开

KR1020000038211A 전력 온 리셋 신호 발생 장치 및 방법 无效
标题翻译：上电复位信号发生装置和方法
公开(公告)号：KR1020000038211A
公开(公告)日：2000-07-05
申请号：KR1019980053117
申请日：1998-12-04
申请人： 삼성전자주식회사
发明人： 이철규
IPC分类号： H03K17/22
摘要： PURPOSE: A power on reset signal generating apparatus and a method thereof are provided to generate a stable power on reset signal by generating a constant power on reset signal regardless of a kind of a power supply, an applying condition, and a composite capacitance. CONSTITUTION: In a power on reset signal generating apparatus, a voltage delay section(50) receives and delays a power voltage for a predetermined time, and outputs a delayed power voltage. A reset signal generator(40) generates a power on reset signal in response to the delayed power voltage from voltage delay section(50). Reset signal generator(40) includes a resistor(R3), a diode(D3), a capacitor(C3), and a schmitt trigger(62). One end of resistor(R3) is connected to the power voltage. Diode(D3) includes an anode connected to other end of resistor(R3) and a cathode connected to the power voltage. Capacitor(C3) is connected between other end of resistor(R3) and a reference power. Schmitt trigger(62) generates a power on reset signal.
摘要翻译：目的：提供上电复位信号发生装置及其方法，用于通过产生稳定的上电复位信号来产生稳定的上电复位信号，无论电源种类，施加条件和复合电容如何。构成：在上电复位信号发生装置中，电压延迟部（50）接收并延迟预定时间的电源电压，并输出延迟的电源电压。复位信号发生器（40）响应于来自电压延迟部分（50）的延迟的电源电压产生上电复位信号。复位信号发生器（40）包括电阻器（R3），二极管（D3），电容器（C3）和施密特触发器（62）。电阻（R3）的一端连接到电源电压。二极管（D3）包括连接到电阻器（R3）的另一端的阳极和连接到电源电压的阴极。电容器（C3）连接在电阻（R3）的另一端和参考电源之间。施密特触发器（62）产生上电复位信号。

7. 发明授权

KR100224695B1 반도체 제조장치의 건식식각장치 失效
标题翻译：用于半导体制造设备的干蚀刻机
公开(公告)号：KR100224695B1
公开(公告)日：1999-10-15
申请号：KR1019970009543
申请日：1997-03-20
申请人： 삼성전자주식회사
发明人： 이철규
IPC分类号： H01L21/306
摘要： 본 발명은 반도체 제조 장치에 관한 것으로, 특히 대구경의 웨이퍼를 균일하게 식각할 수 있는 표면 웨이브 커플 플라즈마 방식을 채용한 건식 식각 장치에 관한 것이다. 본 발명에 의한 건식 식각 장치는 챔버와, 이 챔버의 상단부 전체를 덮도록 장착된 절연 플레이트와, 이 절연 플레이트로 마이크로웨이브를 공급하기 위하여 챔버의 외부에 장착된 마이크로웨이브 도입부와, 이 절연 플레이트와 소정 간격으로 이격되어 그 하부에 장착된 퀄츠 플레이트와, 마이크로웨이브가 챔버 내로 입사하는 부위를 조절할 수 있도록 퀄츠 플레이트 상면 전체에 형성된 슬릿트 모양의 금속 플레이트와, 챔버의 하단부에 장착되고, 그 상부에 웨이퍼가 놓여지는 제1 전극과 제1 전극에 대향되도록 퀄츠 플레이트 하면에 형성되고, 그 표면이 양극산화되어 있으며, 챔버의 가장자리를 덮는 링 모양의 제2 전극을 구비한다. 이때, 절연 플레이트는 테플론으로 되어 있고, 제2 전극 및 금속 플레이트는 알루미늄으로 되어 있다.

8. 发明授权

KR100207513B1 칼라신호 분리회로 失效
标题翻译：彩色信号分离电路
公开(公告)号：KR100207513B1
公开(公告)日：1999-07-15
申请号：KR1019960048143
申请日：1996-10-24
申请人： 삼성전자주식회사
发明人： 이철규
IPC分类号： H04N9/78
CPC分类号： H04N9/045
摘要： 본 발명은 칼라신호 분리 회로에 관한 것이다. 본 발명에 따른 칼라신호 분리 회로는, 소정의 제1 및 제2기본클락, 소정의 제1 및 제2샘플링 클락, 소정의 라인 선택신호에 응답하여 CCD로부터 입력되는 제1 및 제2데이터 입력신호를 받아 화소간 신호를 일정하게 동기화시켜 제1 내지 제5출력신호를 출력하는 CCD출력 동기화 블락과, 상기 소정의 제1 및 제2기본클락에 응답하여 상기 CCD출력 동기화 블락의 제1 내지 제5출력신호를 받아 적, 녹, 청 칼라신호를 생성하는 칼라신호 생성 블락, 및 상기 소정의 제1 및 제2기본클락 및 또 다른 소정의 제3 및 제4기본클락에 응답하여 상기 칼라신호 생성 블락의 출력신호들인 상기 적, 녹, 청 칼라신호 및 소정의 제1 및 제2계수입력을 받아 적, 녹, 청 프리화이트 발란스를 조절하는 프리화이트 발란스 조절 블락을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 칼라신호 분리 회로에서는, 적, 녹, 청 칼라신호의 생성시에 여타의 색신호가 혼합되지 않은 순수한 적, 녹, 청 칼라신호를 얻고, 또한 두 라인의 밝기신호를 평균화해 녹색을 재생하여 정밀도가 향상된 녹색을 기준으로 CCD 화소 출력신호의 이웃한 신호와 이웃하지 않은 신호들의 상관도를 높힘으로써 색감을 더욱 개선할 수 있는 장점이 있다.

9. 发明公开

KR1019990042578A 수직 윤곽 신호 발생장치 및 방법 失效
标题翻译：用于产生垂直轮廓信号的设备和方法
公开(公告)号：KR1019990042578A
公开(公告)日：1999-06-15
申请号：KR1019970063438
申请日：1997-11-27
申请人： 삼성전자주식회사
发明人： 이철규
IPC分类号： H04N5/30
摘要： 수직 윤곽 신호 발생 장치 및 방법이 개시된다. 본 발명에 따른 수직 윤곽 신호 발생 장치는 영상 신호를 지연하는 신호 지연 수단, 제1, 제2, 제3 및 제4 레벨 제어 변수들을 승산하여 신호 지연 수단에서 출력된 신호들의 레벨을 조정하는 레벨 조정 수단, 각 신호들을 합성하는 신호 합성 수단, 초기 윤곽 신호를 발생하는 감산 수단, 초기 윤곽 신호를 소정 비트로 포맷하여 수직 윤곽 신호를 발생하는 데이터 포맷 수단 및 수직 윤곽 신호를 클럭 신호에 동기시키는 신호 출력 수단을 구비하고, 제1, 제2, 제3 및 제4 레벨 제어 변수는 고체 촬상 소자로 입사되는 광영상의 밝기와 칼라 신호의 배합 상태에 상응하여 가변되는 것을 특징으로하며, 전하 결합 소자로 입사된 광영상의 밝기와 칼라 신호의 배합 상태에 상응하여 마이크로 프로세서와 같은 제어부가 레벨 제어 변수들을 제어하므로 현재 영상에 적합한 최적화된 수직 윤곽 신호를 생성할 수 있으며, 또한, 전달 함수에 인접한 4개 라인간의 특성을 포함하여 공간 주파수를 낮추므로 프로그래시브 스캔 타입 CCD의 수직적 화소 배열의 크기가 줄어도 수직 윤곽 신호의 보정 효과를 볼 수 있다.

10. 发明授权

KR100172351B1 셀프 번-인 테스트 회로를 가지는 반도체 메모리장치 失效
标题翻译：具有自我测试电路的半导体存储器件
公开(公告)号：KR100172351B1
公开(公告)日：1999-03-30
申请号：KR1019950056556
申请日：1995-12-26
申请人： 삼성전자주식회사
发明人： 이철규
IPC分类号： G11C29/00
摘要： 1. 청구범위에 기재된 발명이 속하는 기술 분야.
번-인 테스트회로를 가지는 반도체 메모리 장치에 관한 기술분야이다.
2. 발명이 해결하려고 하는 기술적 과제.
외부 제어신호의 입력 없이 번-인 전압 인식을 통한 번-인 테스트 회로를 메모리에 내장하여 번-인 테스트의 효율성 및 양산성을 증대시키는 셀프 번-인 테스트 회로를 제공한다.
3. 발명의 해결방법의 요지.
종래기술의 문제점을 해결하기위하여 본 발명은 종래기술의 구성에 번-인 전압 검출회로와, 발진회로, 번-인 타이밍 발생회로, 그리고 제1 및 제3멀티플렉서를 추가한 셀프 번-인 테스트회로를 포함한다.
4. 발명의 중요한 용도.
본 발명은 반도체 메모리 장치에 적합하게 사용된다.

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