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1. 发明公开

KR1020130007255A 반도체 소자의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020130007255A
公开(公告)日：2013-01-18
申请号：KR1020110064867
申请日：2011-06-30
申请人： 삼성전자주식회사
发明人： 윤준호 , 유영섭 , 민경진 , 최한메 , 구봉진 , 양상렬 , 김기철 , 우상윤 , 한제우 , 박태진 , 오정민 , 임종성 , 장용문 , 이지은
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L28/90 , H01L27/10852
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to prevent material reaction between a sacrificial layer and a bottom electrode by forming a conformal silicide preventing layer in the inner wall of an opening part. CONSTITUTION: A sacrificial layer(151,153) and a support layer(152,154) are successively laminated on a composite layer(150). The composite layer is formed on a substrate(100). A plurality of opening passing through the composite layer are formed. The opening unit exposes a lower contact plug(130) via the composite layer and an etch stop layer(140). A bottom electrode(180) is formed in the plurality of opening parts. A part of a support layer and a part or the entire of the sacrificial layer are removed. A silicide preventing layer(170) is formed in the inner wall of the opening part.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以通过在开口部的内壁中形成保形硅化物防止层来防止牺牲层与底部电极之间的材料反应。构成：牺牲层（151,153）和支撑层（152,154）依次层压在复合层（150）上。复合层形成在基板（100）上。形成穿过复合层的多个开口。打开单元通过复合层和蚀刻停止层（140）暴露下接触塞（130）。底部电极（180）形成在多个开口部分中。支撑层的一部分和牺牲层的一部分或全部被去除。在开口部的内壁形成硅化物防止层（170）。

2. 发明公开

KR1020110122523A 반도체 메모리 소자 및 그의 형성방법 无效
标题翻译：半导体存储器件及其形成方法
公开(公告)号：KR1020110122523A
公开(公告)日：2011-11-10
申请号：KR1020100042081
申请日：2010-05-04
申请人： 삼성전자주식회사
发明人： 박홍범 , 유대한 , 이은영 , 형용우 , 유영섭 , 복진권
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11578 , H01L21/0245 , H01L21/02532 , H01L21/0262 , H01L27/10852 , H01L27/11582 , H01L28/91 , H01L29/66833 , H01L29/7926 , H01L21/823487
摘要： PURPOSE: A semiconductor memory device and a manufacturing method thereof are provided to secure the uniformity of a cell current by forming semiconductor patterns with excellent step coating. CONSTITUTION: A buffer insulating film(105) is formed on a semiconductor substrate(100). A thin film structure is formed on the buffer insulating film and consists of a plurality of thin films. The thin film structure is patterned and a penetration area(130) is formed on the thin film structure. A first silicon film(152) is formed to cover the penetration area. A second silicon film(154) is formed on the first silicon film.
摘要翻译：目的：提供半导体存储器件及其制造方法，以通过形成具有优异的阶梯涂布的半导体图案来确保电池电流的均匀性。构成：在半导体衬底（100）上形成缓冲绝缘膜（105）。在缓冲绝缘膜上形成薄膜结构，由多个薄膜构成。图案化薄膜结构，并且在薄膜结构上形成穿透区域（130）。形成第一硅膜（152）以覆盖穿透区域。在第一硅膜上形成第二硅膜（154）。

3. 发明公开

KR1020070048819A 불순물 영역 형성 방법 无效
标题翻译：形成污染地区的方法
公开(公告)号：KR1020070048819A
公开(公告)日：2007-05-10
申请号：KR1020050105771
申请日：2005-11-07
申请人： 삼성전자주식회사
发明人： 이창훈 , 이공수 , 유대한 , 임광신 , 형용우 , 김효정 , 박상진 , 유영섭
IPC分类号： H01L21/336
摘要： 기판 표면 피트 생성이 억제된 불순물 영역 형성 방법에 있어서, 우선 반도체 기판에 희생 산화막을 형성하고, 상기 희생 산화막으로 불순물을 주입한다. 상기 희생 산화막 상에 생성된 오염물이 확산되어 기판 표면에 부착되는 것을 억제시키고 상기 불순물을 활성화하기 위하여 산소 및 수소 분위기 하에서 상기 반도체 기판을 열처리한다. 이어서, 상기 희생 산화막을 제거한다. 이때, 상기 열처리 시, 수소 및 산소를 주입함으로써 산소 라디칼을 반도체 기판 표면과 반응시킴으로써, 반도체 기판 표면에 피트가 생성되는 것을 미연에 방지할 수 있다.

4. 发明公开

KR1020070030022A 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법. 有权
标题翻译：具有门式电极结构及其形成方法，具有接续门电极的半导体器件及其制造方法
公开(公告)号：KR1020070030022A
公开(公告)日：2007-03-15
申请号：KR1020050084761
申请日：2005-09-12
申请人： 삼성전자주식회사
发明人： 유대한 , 이공수 , 이창훈 , 형용우 , 이현덕 , 김효정 , 오정환 , 유영섭
IPC分类号： H01L29/78
CPC分类号： H01L27/10894 , H01L27/10876 , H01L29/4236 , H01L29/66621 , H01L27/10823
摘要： A structure for a recessed gate electrode is provided to improve the operation characteristic of a cell transistor by controlling the transfer of voids generated in an expanded recess when a recessed cell transistor having a recess whose lower part is expanded is formed. A substrate(100) includes a first recess(104) and a second recess(108) having a broader inner width than that of the first recess such that the second recess is connected to the lower part of the first recess. A gate oxide layer(110) is formed on the upper surface of the substrate and the inner walls of the first and the second recesses. The inside of the first recess is filled with a first polysilicon layer(118) doped with impurities of a first density. The inside of the second recess is filled with a second polysilicon layer(120) doped with impurities of a second density higher than the first density such that the second polysilicon layer includes voids(115) in the center of the second recess. A third polysilicon layer(122) is formed on the gate oxide layer and the first polysilicon layer, having impurities of a third density. The second density included in the second polysilicon layer has a density capable of controlling the position of the void transferred by diffusion of silicon. The impurities doped into the first, second and third polysilicon layers can be the same conductivity type.
摘要翻译：提供了一种用于凹形栅电极的结构，以便当形成具有其下部扩展的凹部的凹槽单元晶体管时，通过控制在扩展凹部中产生的空隙的转移来改善单元晶体管的操作特性。基板（100）包括第一凹槽（104）和第二凹槽（108），其具有比第一凹槽更宽的内部宽度，使得第二凹槽连接到第一凹槽的下部。在基板的上表面和第一和第二凹槽的内壁上形成栅氧化层（110）。第一凹部的内部填充有掺杂有第一密度的杂质的第一多晶硅层（118）。第二凹部的内部填充有掺杂高于第一密度的第二密度的杂质的第二多晶硅层（120），使得第二多晶硅层包括位于第二凹槽中心的空隙（115）。第三多晶硅层（122）形成在具有第三密度的杂质的栅极氧化物层和第一多晶硅层上。包含在第二多晶硅层中的第二密度具有能够控制由硅的扩散转移的空隙的位置的密度。掺杂到第一，第二和第三多晶硅层中的杂质可以是相同的导电类型。

5. 发明授权

KR100643493B1 반도체 장치의 실리콘 산질화막을 형성하는 방법 및 장치 失效
标题翻译：在半导体器件中形成氧氮化硅层的方法及其制造设备
公开(公告)号：KR100643493B1
公开(公告)日：2006-11-10
申请号：KR1020040076243
申请日：2004-09-23
申请人： 삼성전자주식회사
发明人： 유영섭 , 양철규 , 이웅 , 이재철 , 임헌형
IPC分类号： H01L21/31 , H01L21/205
CPC分类号： H01L21/0214 , H01L21/02238 , H01L21/02247 , H01L21/02332 , H01L21/0234 , H01L21/28202 , H01L21/3144 , H01L29/518
摘要： 본 발명에 의한 실리콘 산질화물을 포함하는 절연막을 형성하는 방법은 처리실 내로 피 처리 기판이 반입되었을 때, 상기 처리실 내의 분위기를 제 1 압력으로 유지한 상태에서, 미리 설정된 초기 온도에서 일정한 승온 속도로 제 l 처리 온도까지 승온하는 공정과, 상기 피 처리 기판의 실리콘층 상에 실리콘 산화막을 형성하기 위하여, 상기 처리실 내의 분위기를 상기 제 l 처리 온도로 유지한 상태에서, 산화반응을 실행할 제 1 처리 가스를 상기 처리실 내부로 공급하여, 상기 실리콘층의 표면이 산화되도록 하는 산화 공정과, 상기 실리콘 산화막을 형성한 후에 상기 처리실 내의 분위기를 제 2 처리 온도까지 승온하고 상기 처리실 내에 질화를 실행하기 위한 제 2 처리 가스를 공급하여, 상기 실리콘 산화막의 적어도 일부를 실리콘 산질화물로 변화되도록 하는 어닐링 공정과, 상기 어닐링 공정 이후에 상기 처리실 내의 분위기를 제 3 처리 온도로 강온시킨 후 상기 처리실 내의 분위기를 제 3 압력으로 유지한 상태에서, 상기 처리실 내에 플라즈마화 된 제 3 처리 가스를 공급하여, 상기 일부가 실리콘 산질화물로 변화된 실리콘 산화막을 실리콘 산질화물로 더 변화되도록 하는 플라즈마 처리공정으로 이루어짐을 특징으로 한다.
실리콘 산질화막, 절연막, 실리콘 산화막

6. 发明授权

KR100625142B1 반도체 장치의 제조 방법 失效
公开(公告)号：KR100625142B1
公开(公告)日：2006-09-15
申请号：KR1020050060035
申请日：2005-07-05
申请人： 삼성전자주식회사
发明人： 임헌형 , 이현덕 , 유영섭 , 장원준 , 이웅 , 박정현 , 이상경 , 지정근 , 이상훈
IPC分类号： H01L27/115

7. 发明公开

KR1020050118752A 불휘발성 메모리 장치의 게이트 구조물 형성 방법 및 이를수행하기 위한 장치 失效
标题翻译：形成非易失性存储器件的门结构的方法和用于执行该方法的装置
公开(公告)号：KR1020050118752A
公开(公告)日：2005-12-20
申请号：KR1020040043839
申请日：2004-06-15
申请人： 삼성전자주식회사
发明人： 유영섭 , 나기수 , 임헌형 , 이웅
IPC分类号： H01L21/336
CPC分类号： H01L21/28273
摘要： 불휘발성 메모리 장치의 게이트 구조물 형성 방법에서, 컨트롤 게이트를 갖는 게이트 패턴을 기판 상에 형성한다. 제 1 가스를 게이트 패턴으로 제공하여, 컨트롤 게이트의 외벽에 산화 방지막을 형성한다. 산소를 포함하는 제 2 가스를 인-시튜로 산화 방지막을 갖는 게이트 패턴으로 제공하여, 게이트 패턴의 측벽에 산화막 스페이서를 형성한다. 질소를 포함하는 제 3 가스를 인-시튜로 산화막 스페이서로 제공하여, 산화막 스페이서 상에 질화막 스페이서를 형성한다. 산화 방지막 형성 공정과 산화막 및 질화막 스페이서들 형성 공정들을 하나의 챔버 내에서 인-시튜로 진행할 수가 있게 된다.

8. 发明公开

KR1020040074349A 반도체 장치에서 듀얼 게이트 전극 형성 방법 失效
标题翻译：用于形成半导体器件双栅的方法
公开(公告)号：KR1020040074349A
公开(公告)日：2004-08-25
申请号：KR1020030009918
申请日：2003-02-17
申请人： 삼성전자주식회사
发明人： 김봉현 , 유영섭 , 임헌형 , 이상훈 , 이우성
IPC分类号： H01L27/092 , H01L21/8234
摘要： PURPOSE: A method for forming a dual gate of a semiconductor device is provided to improve a thinning phenomenon of a gate pattern by forming the gate pattern after a curing process. CONSTITUTION: A gate oxide layer is formed on a semiconductor substrate(100). An undoped polysilicon layer is deposited on the gate oxide layer. N-type dopants are selectively doped on an N-type gate region of the undoped polysilicon layer. A curing process for the polysilicon layer is performed. A gate pattern is formed by patterning the cured polysilicon layer. A P-type source/drain and a P-type gate(126) are simultaneously formed on both sides of the gate by implanting selectively P-type dopants into a P-type gate region.
摘要翻译：目的：提供一种用于形成半导体器件的双栅极的方法，以通过在固化工艺之后形成栅极图案来改善栅极图案的变薄现象。构成：在半导体衬底（100）上形成栅氧化层。未掺杂的多晶硅层沉积在栅极氧化物层上。 N型掺杂剂被选择性地掺杂在未掺杂的多晶硅层的N型栅区上。进行多晶硅层的固化工序。通过图案化固化的多晶硅层形成栅极图案。通过将选择性P型掺杂剂注入到P型栅极区域中，在栅极的两侧同时形成P型源极/漏极和P型栅极（126）。

9. 发明公开

KR1020040040738A 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법 失效
标题翻译：具有自对准SHALLOW TRENCH隔离的非易失性存储器件的浮动栅的形成方法
公开(公告)号：KR1020040040738A
公开(公告)日：2004-05-13
申请号：KR1020020068939
申请日：2002-11-07
申请人： 삼성전자주식회사
发明人： 유영섭 , 임헌형 , 이상훈
IPC分类号： H01L27/115
CPC分类号： H01L27/11521 , H01L21/28273 , H01L21/324 , H01L27/115 , H01L29/42324 , Y10S438/926
摘要： PURPOSE: A method for forming a floating gate of a non-volatile memory device having self-aligned STI(Shallow Trench Isolation) is provided to be capable of sequentially depositing the first and second floating gate layer by in-situ for preventing the growth of a native oxide layer at the surface of the first floating gate layer. CONSTITUTION: A tunnel oxide layer(110) is formed on a semiconductor substrate(100). At this time, the semiconductor substrate has a self-aligned STI structure. The first floating gate layer(112) is deposited on the tunnel oxide layer at the first temperature of 530 °C, or higher. The second floating gate layer(114) is deposited on the first floating gate layer by in-situ at the second temperature of 580 °C, or less. Preferably, the first floating gate layer is made of doped polysilicon or undoped polysilicon. Preferably, the second floating gate layer is made of doped amorphous silicon or undoped amorphous silicon.
摘要翻译：目的：提供一种用于形成具有自对准STI（浅沟槽隔离）的非易失性存储器件的浮动栅极的方法，以便能够通过原地依次沉积第一和第二浮栅层以防止生长在第一浮栅层的表面处的自然氧化物层。构成：在半导体衬底（100）上形成隧道氧化物层（110）。此时，半导体衬底具有自对准STI结构。第一浮栅层（112）在530℃或更高的第一温度下沉积在隧道氧化物层上。第二浮栅层（114）在580℃以下的第二温度下原位沉积在第一浮栅层上。优选地，第一浮栅层由掺杂多晶硅或未掺杂的多晶硅制成。优选地，第二浮栅层由掺杂的非晶硅或未掺杂的非晶硅制成。

10. 发明公开

KR1020040026335A 모오스 트랜지스터 제조 방법 有权
标题翻译：制备金属氧化物半导体晶体管的方法
公开(公告)号：KR1020040026335A
公开(公告)日：2004-03-31
申请号：KR1020020057765
申请日：2002-09-24
申请人： 삼성전자주식회사
发明人： 유영섭 , 이현덕 , 박태수 , 김봉현 , 임헌형 , 형용우
IPC分类号： H01L21/336
CPC分类号： H01L29/6659 , H01L21/2652 , H01L21/823418 , H01L21/823425
摘要： PURPOSE: A method for fabricating a metal oxide semiconductor(MOS) transistor is provided to prevent an impurity-implanted region from being recessed in a process for cleaning a substrate by forming a substrate passivation layer before an impurity implantation process is performed. CONSTITUTION: A gate electrode in which a gate insulation layer pattern and a conductive layer pattern are stacked is formed on the substrate(100). The substrate passivation layer(110) is formed on the gate electrode and the substrate to prevent a recess from being formed on the substrate in a cleaning process. A mask pattern is formed to mask a part of the substrate on which the substrate passivation layer is formed. Impurities are implanted into a portion under the surface of the exposed substrate including the mask pattern to form a source/drain region. The substrate is cleaned to completely eliminate the mask pattern while the substrate passivation layer is completely or partially removed.
摘要翻译：目的：提供一种用于制造金属氧化物半导体（MOS）晶体管的方法，以在通过在执行杂质注入工艺之前形成衬底钝化层来防止杂质注入区域在用于清洁衬底的工艺中凹陷。构成：在基板（100）上形成栅绝缘层图案和导电层图案层叠的栅电极。衬底钝化层（110）形成在栅电极和衬底上，以防止在清洁过程中在衬底上形成凹陷。形成掩模图案以掩盖其上形成有衬底钝化层的衬底的一部分。将杂质植入包括掩模图案的暴露的基底的表面下方的部分，以形成源/漏区。对衬底进行清洁以完全消除掩模图案，同时完全或部分去除衬底钝化层。

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