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1. 发明公开

KR1020080079495A 경사진 포토레지스트 패턴을 이용한 반도체 소자의제조방법 无效
标题翻译：使用斜率光电子图案的半导体器件的制造方法
公开(公告)号：KR1020080079495A
公开(公告)日：2008-09-01
申请号：KR1020070019751
申请日：2007-02-27
申请人： 삼성전자주식회사
发明人： 오명환
IPC分类号： H01L21/027
CPC分类号： H01L21/02664 , H01L21/0415
摘要： A method for manufacturing a semiconductor device using a sloped photoresist pattern is provided to dramatically reduce the nonuniformity of electrical characteristic by using a preliminary photoresist pattern. A first preliminary photoresist pattern(29) having a first opening(30a) is formed on a semiconductor substrate(21). A second preliminary photoresist pattern(31) having a second opening(30b) is formed on the first preliminary photoresist pattern. The second opening is overlapped with the first opening and has a width wider than that of the first opening. The first and second preliminary photoresist patterns are heat-treated to form a photoresist patter having a sloped sidewall. A third preliminary photoresist pattern(33) having a third opening(30c) is formed on the second preliminary photoresist pattern. The third opening is overlapped with the second opening and has a width wider than that of the second opening.
摘要翻译：提供了使用倾斜光致抗蚀剂图案制造半导体器件的方法，以通过使用初步光致抗蚀剂图案来显着减少电特性的不均匀性。具有第一开口（30a）的第一初步光致抗蚀剂图案（29）形成在半导体衬底（21）上。在第一初步光致抗蚀剂图案上形成具有第二开口（30b）的第二初步光致抗蚀剂图案（31）。第二开口与第一开口重叠并且具有比第一开口宽的宽度。第一和第二初步光致抗蚀剂图案被热处理以形成具有倾斜侧壁的光致抗蚀剂图案。在第二初步光致抗蚀剂图案上形成具有第三开口（30c）的第三预备光致抗蚀剂图案（33）。第三开口与第二开口重叠并且具有比第二开口宽的宽度。

2. 发明授权

KR100632467B1 반도체 메모리 소자 및 그 제조 방법 失效
标题翻译： 반도체메모리소자및그제조방법
公开(公告)号：KR100632467B1
公开(公告)日：2006-10-09
申请号：KR1020050074448
申请日：2005-08-12
申请人： 삼성전자주식회사
发明人： 조영우 , 이경태 , 신헌종 , 오명환
IPC分类号： H01L21/3205
摘要： A semiconductor memory device and its manufacturing method are provided to prevent short of an upper wire and a lower wire and to increase electrical characteristics of the semiconductor memory device. Lower wires(22) are formed on a semiconductor substrate(10) in one direction. An interlayer dielectric(24) is formed on the semiconductor substrate where the lower wires are formed. The interlayer dielectric is selectively etched to form a via hole(26) exposing the lower wires. A trench(28) is located in the interlayer dielectric by being arranged vertically with respect to the lower wires. The trench is projected from the lower wires toward one side. A lower portion of the projected region is connected to the via hole. The conductive layer for gap-filling the via hole and the trench is formed and planarized to form an upper damascene wire(46) within the interlayer dielectric.
摘要翻译：提供一种半导体存储器件及其制造方法，以防止上导线和下导线短路并增加半导体存储器件的电特性。下导线（22）沿一个方向形成在半导体衬底（10）上。在形成下导线的半导体衬底上形成层间电介质（24）。选择性蚀刻层间电介质以形成暴露下部导线的通孔（26）。沟槽（28）通过相对于下部导线垂直布置而位于层间电介质中。沟槽从下部导线向一侧突出。投影区域的下部连接到通孔。用于间隙填充通孔和沟槽的导电层被形成并被平面化以在层间电介质内形成上大马士革线（46）。

3. 发明授权

KR100615099B1 저항 소자를 구비하는 반도체 소자 및 그 제조방법. 失效
标题翻译：具有电阻元件的半导体器件及其制造方法。
公开(公告)号：KR100615099B1
公开(公告)日：2006-08-22
申请号：KR1020050016824
申请日：2005-02-28
申请人： 삼성전자주식회사
发明人： 오명환 , 강희성 , 류충렬
IPC分类号： H01L27/04
摘要： 저항 소자를 구비하는 반도체 소자 및 그 제조방법이 제공된다. 상기 반도체 소자는 반도체 기판 내에 배치된 웰 저항패턴을 구비한다. 상기 웰 저항패턴 상부의 상기 반도체 기판 내에 적어도 상기 웰 저항패턴의 양 단부에 활성영역들을 한정하는 분리 절연막이 배치된다. 상기 활성영역들 사이의 상기 분리 절연막 상에 상부 저항 패턴이 배치된다. 저항 연결체(resistor connector)가 상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 전기적으로 직렬 연결시킨다.
저항 소자, 웰, 폴리실리콘
摘要翻译：提供了具有电阻元件的半导体器件及其制造方法。半导体器件具有设置在半导体衬底中的阱电阻图案。隔离绝缘膜设置在阱电阻图案上方的半导体衬底中，至少在阱电阻图案的两端限定有源区。并且在有源区之间的隔离绝缘膜上设置上电阻图案。电阻器连接器将选定的一个有源区电耦合到与其相邻的上抗蚀剂图案的一端。

4. 发明公开

KR1020060005171A 리세스 채널을 갖는 반도체 소자의 제조 방법 无效
标题翻译：具有接收通道的半导体器件的制造方法
公开(公告)号：KR1020060005171A
公开(公告)日：2006-01-17
申请号：KR1020040054053
申请日：2004-07-12
申请人： 삼성전자주식회사
发明人： 류충렬 , 강희성 , 오명환 , 박창현
IPC分类号： H01L21/336
摘要： 본 발명은 리세스 채널을 갖는 반도체 소자의 제조 방법에 관한 것으로, 기판상에 제1절연막과 제2절연막을 형성하는 단계; 상기 제1절연막과 제2절연막을 선택적으로 제거하여 함몰 패턴을 형성하는 단계: 상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계; 상기 함몰 패턴 하부의 기판을 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계; 상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계; 상기 트랜치 패턴과 상기 함몰 패턴에 전도체를 매립하여 게이트를 형성하는 단계; 상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 깊은 제1접합영역을 형성하는 단계; 상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 낮은 제2접합영역을 형성하는 단계; 및 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트 형성에 필요한 기판 식각시 채널 부분까지 식각하여 리세스 채널을 형성하고 깊은 접합영역을 먼저 형성하고, 이후에 얕은 접합영역을 형성하므로써 써멀 버짓을 감소시키면서도 안정된 채널을 갖는 모스펫을 제작할 수 있는 효과가 있다.

5. 发明公开

KR1020050006721A 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조방법 有权
标题翻译：照片对准键和用于制作半导体器件的方法，包括照片对准键，以减少由损坏的照片对齐键和照片缺失缺陷引起的照相键可重复定义的缺陷
公开(公告)号：KR1020050006721A
公开(公告)日：2005-01-17
申请号：KR1020030046647
申请日：2003-07-10
申请人： 삼성전자주식회사
发明人： 오명환 , 강희성 , 박창현
IPC分类号： H01L21/027
CPC分类号： H01L23/544 , G03F9/7076 , G03F9/708 , G03F9/7084 , H01L21/76224 , H01L2223/54453 , H01L2924/0002 , Y10S438/975 , H01L2924/00
摘要： PURPOSE: A method for fabricating a semiconductor device including a photo align key is provided to reduce a photo key irrecognizable defect caused by a damaged photo align key and a photo misalignment defect by preventing a photo align key pattern from being damaged by an upper silicon layer pattern remaining on the photo align key pattern. CONSTITUTION: A buffer layer is formed on a substrate(100). A trench is formed in an isolation region on the substrate. The trench is filled with an insulation layer. A photo align key groove is formed in the insulation layer in a scribe region on the substrate. The remaining buffer layer on the substrate is eliminated.
摘要翻译：目的：提供一种用于制造包括光对准键的半导体器件的方法，以通过防止光对准键图案被上硅层损坏来减少由损坏的光对准键和光未对准缺陷引起的光钥匙不可识别的缺陷照片上的图案对齐键图案。构成：在衬底（100）上形成缓冲层。在衬底上的隔离区域中形成沟槽。沟槽填充有绝缘层。在基板上的划线区域中的绝缘层中形成光对准键槽。消除了衬底上的剩余缓冲层。

6. 发明公开

KR1020040060441A 게이트 패턴을 갖는 반도체소자의 제조방법 失效
标题翻译：用于制造具有栅格图案的半导体器件的方法
公开(公告)号：KR1020040060441A
公开(公告)日：2004-07-06
申请号：KR1020020087238
申请日：2002-12-30
申请人： 삼성전자주식회사
发明人： 오명환 , 오창봉 , 김영욱 , 강희성 , 유혁주 , 고영건
IPC分类号： H01L21/336
CPC分类号： H01L21/28176 , H01L21/28194 , H01L21/28202 , H01L29/51 , H01L29/517 , H01L29/518 , H01L29/6656 , H01L29/6659
摘要： PURPOSE: A method for fabricating a semiconductor device having a gate pattern is provided to cure damage in an etch process for forming a gate pattern by performing a curing process such as an oxygen annealing process and a re-oxidation process. CONSTITUTION: A gate insulating layer(22) is formed on an upper surface of a semiconductor substrate(20). A gate conductive layer(24) is deposited on the upper surface of the semiconductor substrate including the gate insulating layer. A gate pattern is formed by etching the gate conductive layer. A buffer layer(26) is formed on the gate pattern in order not to expose the gate insulating layer. A curing process is performed to remove the damage generated from the etch process for forming the gate pattern.
摘要翻译：目的：提供一种用于制造具有栅极图案的半导体器件的方法，以通过执行诸如氧退火工艺和再氧化工艺的固化工艺在用于形成栅极图案的蚀刻工艺中固化损伤。构成：在半导体衬底（20）的上表面上形成栅极绝缘层（22）。栅极导电层（24）沉积在包括栅极绝缘层的半导体衬底的上表面上。通过蚀刻栅极导电层形成栅极图案。为了不露出栅极绝缘层，在栅极图案上形成缓冲层（26）。执行固化过程以消除由用于形成栅极图案的蚀刻工艺产生的损伤。

7. 发明公开

KR1020160043727A 반도체 장치 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020160043727A
公开(公告)日：2016-04-22
申请号：KR1020140138276
申请日：2014-10-14
申请人： 삼성전자주식회사
发明人： 유연택 , 김호영 , 오명환 , 윤보언 , 임준환
IPC分类号： H01L21/336 , H01L21/31
CPC分类号： H01L29/66545 , H01L21/31053 , H01L21/76829 , H01L21/76834 , H01L21/76897 , H01L21/823437 , H01L29/4958 , H01L29/4966 , H01L29/513 , H01L29/517
摘要： 게이트의대체금속게이트전극의높이변화를경감시켜동작성능을향상시킬수 있는반도체장치제조방법을제공하는것이다. 상기반도체장치제조방법은기판상에, 더미실리콘게이트를감싸고, 상기더미실리콘게이트의상면을노출시키는층간절연막을형성하고, 상기층간절연막의일부를리세스하여, 리세스된상기층간절연막의상면위로상기더미실리콘게이트의일부를돌출시키고, 상기리세스된층간절연막상에식각방지막을형성하되, 상기식각방지막의상면은상기더미실리콘게이트의상면과동일평면상에놓이고, 상기식각방지막을마스크로이용하여, 상기더미실리콘게이트를제거하여, 상기기판을노출시키는트렌치를형성하는것을포함한다.
摘要翻译：提供一种制造半导体器件的方法，其能够通过降低栅极的替代栅电极的高度变化来改善操作性能。制造半导体器件的方法包括：在衬底上形成层间绝缘层，其中层间绝缘层围绕虚拟硅栅极并暴露虚拟硅栅极的顶表面; 使所述层间绝缘层的一部分凹陷，使得所述虚拟硅栅极的一部分从所述凹陷层间绝缘层的顶表面突出; 在所述凹陷层间绝缘层上形成蚀刻停止层，其中所述蚀刻停止层的顶表面位于与所述虚拟硅栅极的顶表面相同的平面上; 以及使用所述蚀刻停止层作为掩模，通过去除所述虚拟硅栅极来形成暴露所述衬底的沟槽。

8. 发明授权

KR100549006B1 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법 有权
标题翻译：具有总硅化物栅极的MOS晶体管的制造方法
公开(公告)号：KR100549006B1
公开(公告)日：2006-02-02
申请号：KR1020040013687
申请日：2004-02-27
申请人： 삼성전자주식회사
发明人： 장유진 , 오명환 , 강희성 , 류충렬
IPC分类号： H01L21/336
CPC分类号： H01L29/66507 , H01L21/28097 , H01L29/665 , H01L29/66545 , H01L29/6659
摘要： 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부 게이트 패턴, 절연막 패턴 및 상부 게이트 패턴을 갖는 게이트 패턴 및 게이트 스페이서들을 구비한다. 상기 게이트 패턴 및 게이트 스페이서들을 이온주입 마스크로 사용하여 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이어서, 상기 게이트 패턴을 갖는 반도체기판 상에 보호막을 형성한 후, 상기 상부 게이트 패턴이 노출될때까지 상기 보호막을 평탄화시킨다. 그 후, 노출된 상기 상부 게이트 패턴 및 절연막 패턴을 제거하여 상기 하부 게이트 패턴을 노출시킨다. 이어, 상기 보호막을 선택적으로 제거하여 상기 소오스/드레인 영역들을 노출시킨다. 상기 노출된 하부 게이트 패턴의 전체를 게이트 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역들의 표면들에 실리사이드막을 형성한다.
실리사이드막, 하부 게이트 패턴, 절연막 패턴, 상부 게이트 패턴, 보호막

9. 发明公开

KR1020050020382A 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법 有权
标题翻译：具有能够保护接触边界和降低接触电阻的硅酸盐层的VLSI半导体器件及其制造方法
公开(公告)号：KR1020050020382A
公开(公告)日：2005-03-04
申请号：KR1020030058287
申请日：2003-08-22
申请人： 삼성전자주식회사
发明人： 오명환 , 고영건
IPC分类号： H01L21/24
CPC分类号： H01L29/6653 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/66628 , H01L29/7835
摘要： PURPOSE: A VLSI(Very Large Scale Integrated circuit) semiconductor device and a manufacturing method thereof are provided to secure contact margin and to reduce contact resistance by forming uniformly a silicide layer with predetermined thickness on a source and drain region. CONSTITUTION: A VLSI semiconductor device includes a semiconductor substrate(100), a gate electrode(110) on the substrate, an SEG(Selective Epitaxial Growth) layer(120) at both sides of the gate electrode, a source and drain region(150a,150b) under the SEG layer in the substrate, an off-set spacer(115) at both sidewalls of the gate electrode, and a silicide layer(160) on the gate electrode and on the source and drain regions. The thickness of the silicide layer is thinner than that of the SEG layer.
摘要翻译：目的：提供VLSI（超大规模集成电路）半导体器件及其制造方法，以通过在源极和漏极区域均匀地形成具有预定厚度的硅化物层来确保接触边缘并降低接触电阻。构成：VLSI半导体器件包括半导体衬底（100），衬底上的栅电极（110），栅极两侧的SEG（选择性外延生长）层（120），源极和漏极区域（150a），150b），位于栅极电极的两个侧壁处的偏置的间隔物（115）以及栅极电极和源极和漏极区域上的硅化物层（160）。硅化物层的厚度比SEG层的厚度薄。

10. 发明授权

KR100389929B1 트렌치 소자분리막을 구비하는 ＳＯＩ 소자 및 그 제조 방법 有权
标题翻译： 렌SO SO SO SO SO SO SO SOI소자및그제조방
公开(公告)号：KR100389929B1
公开(公告)日：2003-07-04
申请号：KR1020010045693
申请日：2001-07-28
申请人： 삼성전자주식회사
发明人： 이태정 , 김병선 , 오명환 , 유승한 , 신명선 , 박상욱
IPC分类号： H01L21/76
CPC分类号： H01L29/66772 , H01L21/76264 , H01L21/76283 , H01L29/78615 , H01L29/78636
摘要： An isolation layer (170) that is formed in a trench has an oxide liner and a nitride liner that are sequentially formed along surface of trench and dielectric layer that fills the trench. The trench has gate and drain/source regions having thickness less than or equal to that of a semiconductor layer. An independent claim is included for semiconductor device manufacturing method.
摘要翻译：在沟槽中形成的隔离层（170）具有氧化物衬垫和氮化物衬垫，其沿着填充沟槽的沟槽和介电层的表面顺序地形成。沟槽具有厚度小于或等于半导体层的栅极和漏极/源极区域。包括半导体器件制造方法的独立权利要求。

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