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51. 发明授权

KR101885452B1 하이브리드 메모리 큐브 링크들을 이용하는 상호 접속 시스템들 및 방법들 有权
公开(公告)号：KR101885452B1
公开(公告)日：2018-08-03
申请号：KR1020167034480
申请日：2015-05-01
申请人： 마이크론 테크놀로지, 인크
发明人： 레이델,존디.
IPC分类号： G06F13/16 , G06F13/42 , G06F13/40
CPC分类号： G06F3/0607 , G06F3/0659 , G06F3/0685 , G06F13/1621 , G06F13/1657 , G06F13/1673 , G06F13/1684 , G06F13/40 , G06F13/4022 , G06F13/4234 , G06F2212/205 , G11C7/1075 , G11C21/00
摘要： 시스템온 칩(SoC; System on a Chip)은로컬메모리패킷들및 시스템상호접속패킷들을전달하기위한두 개의패킷화된메모리버스를포함한다. 데이터프로세싱시스템의인 사이투(in situ) 구성에서, 두개 이상의 SoC는하나이상의하이브리드메모리큐브(HMC; hybrid memory cube)와결합된다. 메모리패킷들은소정의 SoC의메모리도메인에서의로컬 HMC들과의통신을가능하게한다. 시스템상호접속패킷들은 SoC들간 통신및 메모리도메인들간 통신을가능하게한다. 전용라우팅구성에서, 시스템에서의각 SoC는로컬 HMC들을어드레싱하기위한이 자체의메모리도메인및 HMC 허브들, HMC 메모리디바이스들, 또는시스템상호접속도메인에연결되는다른 SoC 디바이스들을어드레싱하기위한개별시스템상호접속도메인을갖는다.

52. 发明公开

KR20180045029A 배선 복잡성이 감소된 시프트 레지스터 审中-公开
公开(公告)号：KR20180045029A
公开(公告)日：2018-05-03
申请号：KR20187010358
申请日：2016-11-29
IPC分类号： G11C19/38 , G06F15/173 , G06F15/80 , G06T1/20 , G11C7/10 , G11C19/28 , H01P5/12 , H03K19/177 , H04N5/907 , H04N9/04
CPC分类号： H04N9/045 , G06F15/173 , G06F15/8015 , G06T1/20 , G11C7/1075 , G11C19/00 , G11C19/28 , G11C19/38 , H01P5/12 , H03K19/17744 , H04N5/907
摘要： 시프트레지스터가설명된다. 시프트레지스터는복수의셀 및레지스터공간을포함한다. 시프트레지스터는시프트된데이터를수신하는입력들과시프트된데이터를송신하는출력들을갖는회로를포함하고, i) 제1 및제2 논리적으로순서화된셀들사이에물리적으로위치하는셀들의회로는임의의논리적시프트를수행하지않도록구성되고; ii) 직전의논리적으로순서화된셀에의해송신된시프트된데이터를수신하도록커플링된셀들의회로는시프트레지스터에의해실행중인시프트명령에서특정된시프트의양이할당된입력에서수신된데이터를로컬레지스터공간에기입하는회로를포함하고, iii) 시프트된데이터를직후의논리적으로순서화된셀로송신하도록커플링된셀들의회로는데이터가수신된입력의시프트양으로부터증분된시프트양이할당된출력으로부터데이터를송신하는회로를포함한다.

53. 发明授权

KR101798794B1 3차원 3포트 비트 셀 및 이의 어셈블링 방법 有权
公开(公告)号：KR101798794B1
公开(公告)日：2017-11-16
申请号：KR1020160174994
申请日：2016-12-20
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린츠쿠에이 , 리아오훙젠 , 첸옌후에이 , 유칭웨이
IPC分类号： G11C11/419 , G11C11/413 , G11C11/16 , G11C11/416
CPC分类号： G11C11/419 , G11C5/025 , G11C5/063 , G11C7/1075 , G11C7/1096 , G11C8/16 , G11C11/40 , G11C11/412 , G11C11/413 , G11C11/418 , H01L21/768 , H01L23/5226 , H01L25/0657 , H01L25/50 , H01L27/0688 , H01L27/11 , H01L27/1104 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
摘要： 3차원 3포트비트셀은일반적으로제1 티어상에배치된셀의판독부분을포함한다. 판독부분은복수의판독포트요소들을포함한다. 3포트비트셀은제1 티어에대하여수직으로적층된제2 티어상에배치된셀의기록부분을더 포함한다. 제1 및제2 티어는적어도하나의비아를사용하여연결된다. 기록부분은복수의기록포트요소들을포함한다.

54. 发明授权

KR101448105B1 멀티 포트 메모리 장치의 점진적 전력 제어 有权
标题翻译：多端口存储器件的逐步功率控制
公开(公告)号：KR101448105B1
公开(公告)日：2014-10-07
申请号：KR1020097022071
申请日：2008-03-21
申请人： 실리콘 이미지, 인크.
发明人： 김,성준 , 이,동윤 , 김,에드워드
IPC分类号： G11C5/14 , G06F1/32
CPC分类号： G06F1/3275 , G06F1/3225 , G11C7/1075 , G11C7/22 , Y02D10/14 , Y02D50/20
摘要： 직렬 메모리 장치에서 전력 소모를 점차
줄이기 위한 방법 및 시스템이 제공되고, 전력 제어 시스템이라고 불린다. 전력 제어 시스템은 멀티 포트 직렬 메모리의 포트들이 매 포트 단위로 인에이블 또는 디스에이블될 수 있도록 상기 포트들을 모니터링한다. 데이터가 포트를 통해 전송 또는 수신되지 않을 때, 포트 부분들을 점차 파워 다운시키고 포트를 저전력 상태로 들어가도록 하는 일련의 단계가 행해진다. 소정 포트들을 디스에이블시키고 포트들을 저전력 상태로 만듦으로써, 전체 직렬 포트 메모리의 전력 소모는 상당히 줄어든다.
전력 제어, 전력 소모, 파워 다운, 셧오프, 직렬 포트 메모리 장치, 저전력 상태

55. 发明公开

KR1020140011929A 멀티포트 메모리에서의 액세스시의 충돌 처리 审中-实审
标题翻译：处理多个存储器中的访问之间的冲突
公开(公告)号：KR1020140011929A
公开(公告)日：2014-01-29
申请号：KR1020130072792
申请日：2013-06-25
申请人： 에이알엠 리미티드
发明人： 도게일비벡
IPC分类号： G06F13/376
CPC分类号： G11C7/1075 , G06F12/0853 , G11C7/12 , G11C8/16 , G11C8/18
摘要： A multiport memory comprises an array of storage cells for storing data. Each storage cell comprises data storage circuitry and a plurality of access control devices for isolating the storage circuitry from or connecting the storage circuitry to a data line. The memory comprises a plurality of sets of access control lines and corresponding data lines. The access control lines of each set controls one of the plurality of the access control devices for each of the storage cells. Each of the data lines is coupled to a column of the storage cells and each of the access control lines is coupled to a row of the storage cells. The multiport memory further includes access control circuitry configured to assign each data access port to one among the data access ports, the access control lines, and the sets of the data lines corresponding thereto. The access control circuitry comprises collision detection circuitry configured to detect a colliding data access request received from the second data access port that requests access to a row of the storage cells currently being accessed by a data access request received from the first data access port. The access control circuitry is configured to respond to the detected collision to assign the set of the access control lines and corresponding data lines currently assigned to the first data access port to the second data access port and, after the completion of the data access request received from the first data access port, to assign the first data access port to the set of the access control lines and corresponding data lines previously assigned to the second access port. [Reference numerals] (21) Array; (25) Access control circuit; (28,CC) Collision; (29) Indicator; (30) Processor A; (32) Processor B; (AA) Port A; (BB) Row comparator; (DD) Port B
摘要翻译：多端口存储器包括用于存储数据的存储单元阵列。每个存储单元包括数据存储电路和用于将存储电路与存储电路隔离或连接到数据线的多个访问控制装置。存储器包括多组访问控制线和对应的数据线。每个组的访问控制线控制每个存储单元的多个访问控制设备之一。每个数据线耦合到存储单元的列，并且每个访问控制线耦合到一行存储单元。多端口存储器还包括访问控制电路，其被配置为将每个数据访问端口分配给数据访问端口，访问控制线以及与其对应的数据线的集合中的一个。所述访问控制电路包括冲突检测电路，其被配置为检测从所述第二数据访问端口接收到的冲突数据访问请求，所述冲突检测请求通过从所述第一数据访问端口接收到的数据访问请求来请求对当前正在访问的存储单元的行的访问。访问控制电路被配置为响应于检测到的冲突，以将当前分配给第一数据访问端口的访问控制线路和对应数据线的集合分配给第二数据访问端口，并且在接收到数据访问请求完成之后从第一数据访问端口将第一数据访问端口分配给先前分配给第二访问端口的访问控制线和对应的数据线的集合。（21）阵列; （25）门禁控制电路; （28，CC）碰撞; （29）指标; （30）处理器A; （32）处理器B; （AA）港A; （BB）行比较器; （DD）端口B

56. 发明授权

KR101329930B1 내장형 채널 선택을 갖는 다중 채널 메모리 有权
标题翻译：具有嵌入式通道选择的多通道存储器
公开(公告)号：KR101329930B1
公开(公告)日：2013-11-14
申请号：KR1020110119047
申请日：2011-11-15
申请人： 마이크론 테크놀로지, 인크.
发明人： 알비니,기울리오 , 콘팔로니에리,엠마누엘 , 마스트로이안니,프란세스코
IPC分类号： G11C7/10 , G11C13/02 , G11C5/14
CPC分类号： G06F3/0613 , G06F3/0665 , G06F3/0689 , G06F13/1663 , G11C7/1075 , G11C8/16 , G11C11/5678 , G11C13/0004
摘要： 본 명세서에 개시된 주제는 메모리 장치에 관한 것이며, 더 구체적으로는 다중 채널 메모리 장치와 이 메모리 장치의 하나 이상의 채널을 선택하는 방법에 관한 것이다.

57. 发明授权

KR101327665B1 멀티-포트 메모리 및 동작 有权
标题翻译：多端口存储器和操作
公开(公告)号：KR101327665B1
公开(公告)日：2013-11-12
申请号：KR1020127006499
申请日：2010-08-17
申请人： 마이크론 테크놀로지, 인크.
发明人： 파우로우스키,제이.,토마스 , 스키너,단
IPC分类号： G06F13/16 , G06F13/38
CPC分类号： G06F13/1631 , G06F13/16 , G06F13/1636 , G11C7/1075 , G11C8/16 , Y02D10/14
摘要： 포트들 사이에서 커맨드들을 패스하는 부가적인 컨트롤 버스를 갖는 멀티-포트 메모리는 외부 컨트롤 버스로부터 수신된 커맨드 또는 부가적인 컨트롤 버스로부터 수신된 커맨드에 응답하도록 구성될 수 있는 독립적인 포트들을 갖는다. 이는 메모리의 성능 특성들을 다른 응용들에 맞추도록 메모리의 대역폭 또는 레이턴시를 변경하기 위하여 포트들의 다양한 조합들을 가능하게 한다.

58. 发明公开

KR1020120123570A 직렬 및 병렬 모드를 갖는 메모리 시스템 및 방법 有权
标题翻译：具有串行和并行模式的记忆系统和方法
公开(公告)号：KR1020120123570A
公开(公告)日：2012-11-08
申请号：KR1020127024608
申请日：2007-12-10
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 편,홍범 , 오,학준 , 김,진기
IPC分类号： G11C7/10 , G11C11/34 , H03M9/00
CPC分类号： G11C7/1045 , G11C7/1006 , G11C7/1051 , G11C7/1075 , G11C7/1078 , G11C2207/107
摘要： 직렬 액세스 또는 병렬 액세스를 사용하여 하나 이상의 메모리 뱅크로의 액세스의 방법이 실행되는 것을 허용하는 방법 및 시스템이 제공된다. 직렬 모드에서, 각각의 링크는 독립적인 직렬 링크로서 동작한다. 대조적으로, 직렬 모드에서, 링크는 병렬 링크로서 공통으로 동작한다. 입력 및 출력 제어가 직렬 모드에서 각각의 링크에 대해 독립적으로 수신되면, 병렬 모드 동안 단일 세트의 입력 및 출력 제어가 모든 링크에 의해 공통으로 사용된다.

59. 发明公开

KR1020120119532A 반도체 메모리 장치 및 그의 테스트 방법 无效
标题翻译：半导体存储器件及其测试方法
公开(公告)号：KR1020120119532A
公开(公告)日：2012-10-31
申请号：KR1020110037509
申请日：2011-04-21
申请人： 에스케이하이닉스 주식회사
发明人： 윤영준
IPC分类号： G11C7/10 , G11C29/00
CPC分类号： G11C7/02 , G11C7/1075 , G11C29/1201 , G11C29/48
摘要： PURPOSE: A semiconductor memory device and a testing method thereof are provided to reduce manufacturing costs by including an interface and a pad for a probe test. CONSTITUTION: First to fourth memory unit blocks(210,220,230,240) independently operates without interference. A plurality of pads for a test mode input and output data in the test mode. A common input and output block(250) inputs and outputs data between the first to fourth memory unit blocks and the plurality of pads for the test mode. [Reference numerals] (210) Channel #0; (212) First core region; (214) First peri region; (216) First connection region; (220) Channel #1; (222) Second core region; (224) Second peri region; (226) Second connection region; (230) Channel #2; (232) Third core region; (234) Third peri region; (236) Third connection region; (240) Channel #3; (242) Fourth core region; (244) Fourth peri region; (246) Fourth connection region; (250) Common input and output block
摘要翻译：目的：提供半导体存储器件及其测试方法，以通过包括用于探针测试的界面和垫来降低制造成本。构成：第一至第四存储器单元块（210,220,230,240）独立地工作而不受干扰。在测试模式下用于测试模式输入和输出数据的多个焊盘。公共输入和输出块（250）在第一至第四存储器单元块和用于测试模式的多个焊盘之间输入和输出数据。（210）通道＃0; （212）第一核心区域; （214）第一周围地区; （216）第一连接区域; （220）频道＃1; （222）第二核心区域; （224）第二周边地区; （226）第二连接区域; （230）频道＃2; （232）第三核心区域; （234）第三围区; （236）第三连接区域; （240）频道＃3; （242）第四核心区; （244）第四区域; （246）第四连接区域; （250）公共输入和输出块

60. 发明公开

KR1020110089321A 직렬 포트 메모리 통신 레이턴시 및 신뢰성을 향상시키기 위한 방법 및 시스템 有权
标题翻译：改进串口存储器通信延迟和可靠性的方法和系统
公开(公告)号：KR1020110089321A
公开(公告)日：2011-08-05
申请号：KR1020117012261
申请日：2009-10-27
申请人： 래티스세미컨덕터코퍼레이션
发明人： 루버그,알랜 , 이,승-종 , 이,형,록 , 심,대윤 , 이,동윤 , 김,성준 , 머티,아누
IPC分类号： G06F13/42 , G06F12/00
CPC分类号： G11C7/1075 , G06F11/141 , G06F11/1443 , G06F13/1663 , G06F13/4234 , G11C5/066 , Y02D10/14 , Y02D10/151
摘要： A method, apparatus and system for reducing memory latency is disclosed. In one embodiment, data between a host computer system and a memory is communicated via a port or a group of ports at the memory over multiple time intervals, wherein the host computer is coupled to the memory. Further, a command associated with the data is communicated between the host computer system and the memory via the port or the group of ports over a single time interval.

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