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1. 发明公开

KR1020150101870A 메모리의 뱅크 충돌을 방지하기 위한 방법 및 장치 审中-实审
标题翻译：避免银行内存冲突的方法和装置
公开(公告)号：KR1020150101870A
公开(公告)日：2015-09-04
申请号：KR1020140023707
申请日：2014-02-27
申请人： 삼성전자주식회사
发明人： 김원섭 , 김태송 , 김도형 , 이승원
IPC分类号： G06F13/376 , G06F13/372 , G06F12/00
CPC分类号： G06F12/0844 , G06F9/3824 , G06F9/3851 , G06F9/4831 , G06F9/52 , G06F13/161 , G06F13/1642 , G06F13/372 , G06F13/376 , G06F2212/1008 , G06F2212/1024 , G06F2212/281 , G06F2212/608
摘要： 메모리의 뱅크 충돌을 방지하기 위한 방법 및 장치는, 뱅크 충돌이 발생될 것으로 예측되는 제 1 메모리 뱅크에 액세스될 기능 유닛들(function units)의 쓰레드들(threads) 각각의 처리 타이밍을 결정하고, 상기 결정된 처리 타이밍에 따른 상기 쓰레드들의 순차적인 액세스를 위한 상기 쓰레드들 각각의 가변 레이턴시(variable latency)를 설정하고, 상기 결정된 처리 타이밍에 따라 상기 쓰레드들을 데이터 메모리 큐(data memory queue)에 순차적으로 저장하고, 상기 쓰레드들 각각의 상기 가변 레이턴시가 경과할 때마다 상기 데이터 메모리 큐로부터 상기 저장된 쓰레드들을 순차적으로 상기 제 1 메모리 뱅크에 액세스시킴으로써 연산을 수행한다.
摘要翻译：一种用于避免存储器中的存储体冲突的方法和装置，通过确定要访问到其中预测存储体冲突的第一存储体的功能单元的每个线程的处理定时来执行操作，用于根据所确定的处理定时顺序存取线程的线程，根据所确定的处理定时顺序地将线程存储在数据存储器队列中，并且迫使所存储的线程从数据存储器队列顺序地访问第一存储器组每当线程的可变等待时间过去时。

2. 发明公开

KR1020100068225A ＣＰＵ 트래픽을 스페셜로서 마킹하는 것에 의한 데드락 회피 有权
标题翻译：通过标记CPU交通作为特殊的死锁
公开(公告)号：KR1020100068225A
公开(公告)日：2010-06-22
申请号：KR1020090123459
申请日：2009-12-11
申请人： 엔비디아 코포레이션
发明人： 던칸,사무엘에이치. , 글래스코,데이비드비. , 후앙,웨이-제 , 칼람부르,아툴 , 마챈드,패트릭알. , 마,데니스케이.
IPC分类号： G06F13/376 , G06F13/14 , G06F13/36
CPC分类号： G06F13/4221 , G06F9/3877 , G06F13/1663
摘要： PURPOSE: Deadlock avoidance by marking CPU traffic routing read completions as special is provided to enable read completions related to marked request as special to be transmitted on VC1 instead of VC0, thereby avoiding deadlocks. CONSTITUTION: If the primary request causing an inducement read request is marked as special, an MMU(Memory Management Unit)(410) marks the inducement read request as special. The MMU transmits the inducement read request to a PCIe(Peripheral Component Interconnect express) interface(402). If the inducement read request is not marked as special, the PCle interface routes the inducement read request on VC0. In case the inducement read request is marked as special, the PCIe interface routes the inducement read request on C1.
摘要翻译：目的：通过将CPU流量路由读取完成标记为特殊功能来提供死锁避免，以使与标记请求相关的读取完成特殊于VC1而不是VC0传输，从而避免死锁。构成：如果引起诱导读取请求的主要请求被标记为特殊，则MMU（存储器管理单元）（410）将诱导读取请求标记为特殊。 MMU将诱导读取请求发送到PCIe（外围组件互连快速）界面（402）。如果诱导读取请求未被标记为特殊，则PCle接口在VC0上引导诱导读取请求。如果诱导读取请求被标记为特殊的，则PCIe接口在C1上引导诱导读取请求。

3. 发明授权

KR100772841B1 MULTI-PATH ACCESSIBLE SEMICONDUCTOR MEMORY DEVICE WITH HOST INTERFACING BETWEEN PROCESSORS 无效
标题翻译：具有处理器之间主机接口的多通道可访问半导体存储器件
公开(公告)号：KR100772841B1
公开(公告)日：2007-11-02
申请号：KR20060071455
申请日：2006-07-28
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： SHIN YUN HEE , SOHN HAN GU , LEE YOUNG MIN
IPC分类号： G06F13/14 , G06F12/00 , G06F12/02 , G06F13/376
摘要： A multi-path accessible semiconductor memory device with host interfacing function between processors is provided to improve data transmission and processing speeds, and make a system size compact, and to reduce a memory cost by decreasing the number of memories. A multi-path accessible semiconductor memory device with host interfacing between processors includes a share memory area(B2), an access path forming unit, and an interface unit. The share memory area is operatively connected with ports installed independently from each other in correspondence with the number of a plurality of processors and selectively accessed by the processors. At least one share memory is assigned to a memory cell array. The access path forming unit forms a data access path between one port selected among the ports and the share memory area in response to external signals applied to the processors. The interface unit has a semaphore area and a mailbox area accessed in correspondence with a predetermined address of the share memory so as to provide an interface function when the processors are in communication with each other.
摘要翻译：提供了一种具有处理器之间的主机接口功能的多路径可访问半导体存储器件，以提高数据传输和处理速度，并使系统尺寸紧凑，并通过减少存储器数量来减少存储器成本。具有处理器之间的主机接口的多路径可访问半导体存储器件包括共享存储区域（B2），存取路径形成单元和接口单元。共享存储器区域与与多个处理器的数量相对应地彼此独立地安装的端口可操作地连接，并且由处理器选择性地访问。至少一个共享内存被分配给存储单元阵列。访问路径形成单元响应于施加到处理器的外部信号，在端口和共享存储区域中选择的一个端口之间形成数据访问路径。接口单元具有对应于共享存储器的预定地址访问的信号量区域和邮箱区域，以便当处理器彼此通信时提供接口功能。

4. 发明公开

KR1020160023731A 저-스큐 통신 시스템 审中-实审
标题翻译：低通道通信系统
公开(公告)号：KR1020160023731A
公开(公告)日：2016-03-03
申请号：KR1020157037271
申请日：2014-06-17
申请人： 마쉬넨파브릭 레인하우센 게엠베하
发明人： 리덤로버트존 , 비트마테오 , 파커스테픈 , 크로닌이반
IPC分类号： H04L12/40 , H04L12/413 , H04L25/493 , G06F13/42 , G06F13/376 , H02M1/00
CPC分类号： H02M7/00 , G05B15/02 , G06F13/4295 , H02M2001/0012 , H04L12/40013 , H04L25/493 , Y02D10/14 , Y02D10/151
摘要： 저-스큐통신시스템{LOW-SKEW COMMUNICATION SYSTEM} 본발명은일반적으로전력컨버터에관한것이고, 특히전력컨버터의적어도하나의전력스위칭디바이스를제어하기위한통신방법, 전력컨버터용통신시스템, 및이러한통신시스템을포함하는전력컨버터에관한것이다. 예를들어, 전력컨버터의적어도하나의전력스위칭디바이스를제어하는통신방법으로서, 신호를통신링크의송신단에입력하는단계; 데이터를상기통신링크의송신단에입력하는단계; 상기신호가천이를포함하는지여부를결정하는단계; 상기결정의결과상기신호가천이를포함한다고나타나는경우, 천이를포함하는상기신호를상기통신링크의통신채널로송신하는단계로서, 송신된신호는입력된신호에대하여사전에결정된시간지연만큼지연되고, 상기사전에결정된시간지연은상기결정을허용하기위한것인, 단계, 상기데이터를상기통신채널에서송신하는단계로서, 상기결정의결과상기신호가천이를포함한다고나타나는경우, 상기데이터의송신이상기신호가송신된이후까지지연되는, 단계; 및상기신호가송신되었다면, 송신된신호를상기통신링크의수신단에서수신하고, 수신된신호에의존하여상기적어도하나의전력스위칭디바이스를제어하는단계를포함하는, 전력스위칭디바이스를제어하는통신방법이제공된다.

5. 发明公开

KR1020110000533A 원격 아토믹 실행의 적응적 처리 방법, 장치 및 시스템 失效
标题翻译：适应远程原子执行
公开(公告)号：KR1020110000533A
公开(公告)日：2011-01-03
申请号：KR1020100060789
申请日：2010-06-25
申请人： 인텔 코포레이션
发明人： 프라이만조슈아비 , 그로차우스키에드워드티 , 주안토니 , 포시스앤드류토마스 , 메지아존 , 순다라라르만라마차란 , 스프랭글에릭 , 에스파사로저 , 라즈와르라비
IPC分类号： G06F13/376 , G06F9/38 , G06F9/46
CPC分类号： G06F9/30185 , G06F9/3004 , G06F9/30087 , G06F9/3834 , G06F9/3861 , G06F12/0817
摘要： PURPOSE: An apparatus for adaptively handling remote atomic execution is provided to dynamically process a command through one of plural operations based on the prediction of confliction by receiving a decoding command from a processor core. CONSTITUTION: A predictor(10) includes plural entries, and each entry stores a single bit which indicates the existence or absence of the conflict. The predictor can be accessed through a index(20) and a bit of a thread identifier(18). The index is obtained through the concatenation of some bits of a program counter(15). Based on the predictor of a predictor table, a core processes an assigned command in given type.
摘要翻译：目的：提供一种用于自适应处理远程原子执行的装置，通过从处理器核心接收解码命令，通过基于冲突预测的多个操作之一来动态地处理命令。构成：预测器（10）包括多个条目，并且每个条目存储指示冲突存在或不存在的单个位。可以通过索引（20）和线程标识符（18）的位来访问预测器。该索引通过程序计数器（15）的某些位的连接来获得。基于预测器表的预测器，核心处理给定类型的分配命令。

6. 发明授权

KR100922732B1 메모리 액세스 충돌 감소 장치 및 방법 有权
标题翻译：减少内存访问冲突的装置和方法
公开(公告)号：KR100922732B1
公开(公告)日：2009-10-22
申请号：KR1020070127576
申请日：2007-12-10
申请人： 한국전자통신연구원
发明人： 권영수 , 구본태 , 엄낙웅
IPC分类号： G06F13/16 , G06F13/376
CPC分类号： G06F12/0607
摘要： 메모리 액세스 충돌 감소 장치 및 방법이 개시된다. 본 발명은 복수의 페이지를 포함하고 각 페이지는 복수의 서브페이지들을 포함하는 메모리에 복수의 데이터 처리 엘레멘트들이 동시에 액세스할 때, 메모리 액세스 충돌을 감소하는 장치에 있어서, 서브페이지들을 분할하는 서브페이지 분할 어드레스를 재분배하여 동시 액세스시 각 서브페이지별로 데이터가 동시에 출력되게 하는 액세스 중재기; 및 서브페이지들로부터 복수의 데이터가 출력될 때 서브페이지들의 출력들중 하나를 선택하여 출력하는 복수의 선택기를 포함함을 특징으로 한다.
데이터 처리 엘레멘트, 페이지, 서브페이지 분배기, 메모리 어드레스 매핑

7. 发明公开

KR1020040077438A 구성요소의 충돌을 피하기 위한 주컴퓨터에 의한 식별방법 无效
标题翻译：主计算机识别以避免组件碰撞
公开(公告)号：KR1020040077438A
公开(公告)日：2004-09-04
申请号：KR1020037012106
申请日：2003-01-17
申请人： 에이에스케이 에스.에이.
发明人： 니콜라스판가드
IPC分类号： G06F13/376
CPC分类号： G06F13/376
摘要： 주컴퓨터에 의해 제어되는 구성요소에 대한 충돌방지 과정은 후자에 의한 구성요소의 식별을 허용하며, 각각의 구성요소는 0 과 최대치(MAX) 사이의 식별번호를 가지며, 다음의 단계를 포함한다.
a) 모든 구성요소에 의해 인식되고 수신될 수 있는 조회명령의 주컴퓨터에 의한 전송.
b) 식별 시도 디지털값을 포함하는 충돌방지 명령의 주컴퓨터에 의한 전송.
c) 디지털 식별 시도 값과 같거나 작은 식별번호를 가지는 어떠한 구성요소에 의한 응답.
d) 주컴퓨터가 몇몇의 응답을 수신할 때의 몇몇의 구성요소 사이의 충돌의 검출 및 주어진 알고리즘에 따른 새로운 충돌방지 명령의 전송, 또는 오직 하나의 응답이 있는 때에 그 자체의 식별번호에 의한 구성요소의 선택.

8. 发明授权

KR102205899B1 메모리의 뱅크 충돌을 방지하기 위한 방법 및 장치 有权
公开(公告)号：KR102205899B1
公开(公告)日：2021-01-21
申请号：KR1020140023707
申请日：2014-02-27
申请人： 삼성전자주식회사
发明人： 김원섭 , 김태송 , 김도형 , 이승원
IPC分类号： G06F13/376 , G06F13/372 , G06F12/00
摘要： 메모리의뱅크충돌을방지하기위한방법및 장치는, 뱅크충돌이발생될것으로예측되는제 1 메모리뱅크에액세스될기능유닛들(function units)의쓰레드들(threads) 각각의처리타이밍을결정하고, 상기결정된처리타이밍에따른상기쓰레드들의순차적인액세스를위한상기쓰레드들각각의가변레이턴시(variable latency)를설정하고, 상기결정된처리타이밍에따라상기쓰레드들을데이터메모리큐(data memory queue)에순차적으로저장하고, 상기쓰레드들각각의상기가변레이턴시가경과할때마다상기데이터메모리큐로부터상기저장된쓰레드들을순차적으로상기제 1 메모리뱅크에액세스시킴으로써연산을수행한다.

9. 发明公开

KR1020100126092A 상호 배척 동작 판단 회로 및 상호 배척 동작 판단 방법 无效
标题翻译：用于确定一个重新出口的运行和分辨方法的电路
公开(公告)号：KR1020100126092A
公开(公告)日：2010-12-01
申请号：KR1020090045146
申请日：2009-05-22
申请人： 경희대학교 산학협력단
发明人： 정연모 , 송문빈 , 김태완
IPC分类号： G06F13/36 , G06F13/376
摘要： PURPOSE: A circuit for discriminating operations of a reciprocal expulsion and a discriminating method using the same are provided to easily recognize the operation state of a system by confirming the logical state of a bus line. CONSTITUTION: A bus state line is connected to a VCC input terminal. Systems comprises a bus state line checker which checks the logical state of the bus state line, and a logical output unit which changes the logical state of the bus state line. A pull-up resistor is prepared between the VCC input terminal and the systems. The logical states of the bus state line are different to each other according to the use or non-use of the bus state line of the systems.
摘要翻译：目的：提供一种用于区分相互驱逐的操作的电路和使用其的识别方法，以通过确认总线的逻辑状态来容易地识别系统的操作状态。总线：总线状态线连接到VCC输入端。系统包括检查总线状态线的逻辑状态的总线状态线检查器和改变总线状态线的逻辑状态的逻辑输出单元。在VCC输入端子和系统之间准备上拉电阻。根据系统的总线状态线的使用或不使用，总线状态线的逻辑状态彼此不同。

10. 发明公开

KR1020090080180A 래치업 오동작을 방지하는 상호 통신 시스템 및 그의구동방법 无效
标题翻译：用于保护其操作和操作方法的互通通信系统
公开(公告)号：KR1020090080180A
公开(公告)日：2009-07-24
申请号：KR1020080006020
申请日：2008-01-21
申请人： 주식회사 티엘아이
发明人： 신철 , 박주현 , 유인선
IPC分类号： G06F13/00 , G06F13/376
摘要： An intercommunication system and a driving method thereof are provided to deliver a start instruction to slave ICs normally even when the start instruction occurs in a state that latch up is generated, thereby operating the system normally. A bus group(10) comprises a serial clock line transmitting serial clock and a serial data line transmitting serial data. Slave ICs(Integrated Circuit)(30) are connected to the bus group. A master IC(29) generates a start instruction showing the start of intercommunication to one or more slave IC through the bus group. The master IC resets the serial data line in response to the start instruction.
摘要翻译：提供了一种相互通信系统及其驱动方法，即使在产生闩锁的状态下发生开始指令时，通常也将起始指令传送给从属IC，从而正常操作系统。总线组（10）包括发送串行时钟的串行时钟线和发送串行数据的串行数据线。从器件IC（集成电路）（30）连接到总线组。主IC（29）通过总线组生成表示与一个或多个从IC的互通开始的开始指令。主机IC根据启动指令复位串行数据线。

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