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41. 发明公开

KR1020150072043A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150072043A
公开(公告)日：2015-06-29
申请号：KR1020130159284
申请日：2013-12-19
申请人： 에스케이하이닉스 주식회사
发明人： 김귀동
IPC分类号： G11C16/32 , G11C16/26
CPC分类号： G11C7/222 , G11C17/16 , G11C29/027 , G11C29/44 , G11C29/4401 , G11C29/785 , G11C29/789 , G11C29/802 , G11C2029/4402
摘要： 반도체장치는비휘발성저장부; 클럭을이용해다수의선택신호를생성하는선택신호생성부; 상기다수의선택신호중 대응하는선택신호가활성화되면, 상기비휘발성저장부로부터전송된데이터를저장하는다수의저장부; 및상기비휘발성저장부로부터전송된데이터가상기다수의저장부에저장된데이터와같은경우상기클럭을차단하는클럭차단부를포함할수 있다.
摘要翻译：半导体器件包括非易失性存储部分; 选择信号生成部，使用时钟生成多个选择信号; 多个存储部分，当所述选择信号对应于所述多个选择信号时，存储从所述非易失性存储部分发送的数据; 以及当从非易失性存储部分发送的数据与存储在多个存储部分中的数据相同时，阻塞时钟的时钟阻挡部分。

42. 发明公开

KR1020140094668A 리던던시 회로 및 이를 포함하는 반도체 메모리 장치 审中-实审
标题翻译：冗余电路和半导体存储器件，包括它们
公开(公告)号：KR1020140094668A
公开(公告)日：2014-07-30
申请号：KR1020130005541
申请日：2013-01-17
申请人： 삼성전자주식회사
发明人： 권상혁 , 정인철
IPC分类号： G11C29/04
CPC分类号： G11C29/04 , G11C29/789 , G11C29/802 , G11C2029/4402
摘要： A redundancy circuit includes a redundancy decoder, a fuse array, and a decoder. The redundancy decoder activates a spare column selection line connected to a redundancy block, which replaces a bad cell selected by the address of the bad cell by decoding a redundancy enable signal, in response to the redundancy enable signal indicating agreement of the address of the bad cell with an input address. The fuse array includes a plurality of fuse devices to determine a plurality of segments based on the availability of the segments constructing the redundancy block. The decoder connects a plurality of coding signals provided from the fuse array to at least one spare column line among the segments by decoding the coding signals.
摘要翻译：冗余电路包括冗余解码器，熔丝阵列和解码器。冗余解码器激活连接到冗余块的备用列选择线，该备用列选择线响应于指示不良地址的一致性的冗余使能信号，代替通过解码冗余使能信号由坏小区的地址选择的坏小区单元格输入地址。熔丝阵列包括多个熔丝器件，用于基于构成冗余块的段的可用性来确定多个段。解码器通过解码编码信号将从熔丝阵列提供的多个编码信号连接到片段中的至少一个备用列线。

43. 发明公开

KR1020140029735A Ｅ-Ｆｕｓｅ를 이용하여 불량을 구제하는 리페어 시스템 및 그의 제어 방법 审中-实审
标题翻译：使用电子保险丝来维护缺陷的维修系统及其方法
公开(公告)号：KR1020140029735A
公开(公告)日：2014-03-11
申请号：KR1020120095215
申请日：2012-08-29
申请人： 에스케이하이닉스 주식회사
发明人： 최준기 , 정충만
IPC分类号： G11C29/00 , G11C29/04
CPC分类号： G11C29/787 , G11C29/006 , G11C29/802 , G11C2029/4402
摘要： A repair system of a semiconductor module repairs a plurality of semiconductor chips which include each data storage region. The repair system includes: electrical fuses which are connected to each data storage region of the semiconductor chips, a defect determination unit which detects defects by reading and comparing the data of an idle chip with the data of a chip which is actually accessed in the data storage regions of different semiconductor chips among the semiconductor chips, a storage unit which stores a defective position according to the result of the defect determination unit, and a repair unit which performs a repair operation through the electrical fuse connected to the defective position using an initialization signal. [Reference numerals] (100) Chip region; (210) Address latch unit; (220) Comparing unit; (300) Storage unit; (410) Counter; (420) Fuse unit
摘要翻译：半导体模块的修复系统修复包括每个数据存储区域的多个半导体芯片。修理系统包括：连接到半导体芯片的每个数据存储区域的电熔丝，缺陷确定单元，通过读取和比较空闲芯片的数据与数据中实际访问的芯片的数据来检测缺陷半导体芯片中的不同半导体芯片的存储区域，存储单元，其存储根据缺陷确定单元的结果的缺陷位置;以及修复单元，其通过使用初始化的连接到故障位置的电熔丝执行修复操作信号。（附图标记）（100）芯片区域; （210）地址锁存单元; （220）比较单位; （300）存储单元; （410）柜台; （420）保险丝单元

44. 发明公开

KR1020130123933A 전기적 퓨즈 럽쳐 회로 无效
标题翻译：电子熔断器电路
公开(公告)号：KR1020130123933A
公开(公告)日：2013-11-13
申请号：KR1020120047466
申请日：2012-05-04
申请人： 에스케이하이닉스 주식회사
发明人： 장남규
IPC分类号： G11C29/04
CPC分类号： G11C29/48 , G11C17/16 , G11C17/18 , G11C29/027 , G11C29/04 , G11C29/44 , G11C29/4401 , G11C29/802
摘要： An electrical fuse rupture circuit according to the present invention includes a fuse rupture block outputting a rupture address signal of each memory cell performing fuse rupture operation and verifying the operation by receiving a fail address of each memory cell and responding to a reset signal and a test mode signal and a rupture verification determining block generating the reset signal maintaining a logical level of the fuse rupture operation when the operation fails or changing the level when the operation succeeds by determining the normality of the fuse rupture operation by comparing the fail address signal to the rupture address signal.
摘要翻译：根据本发明的电熔丝断裂电路包括：熔丝断裂块，输出执行熔丝断裂操作的每个存储单元的断裂地址信号，并通过接收每个存储单元的故障地址并响应复位信号和测试来验证该操作模式信号和断裂验证确定块，当所述操作失败时，产生所述复位信号，所述复位信号保持所述熔断器断裂操作的逻辑电平，或者当所述操作成功时改变所述电平，通过将所述失效地址信号与所述故障地址信号进行比较来确定所述熔丝断裂操作的正常性破裂地址信号。

45. 发明授权

KR101317034B1 반도체 메모리를 리페어하기 위한 장치 및 방법 有权
标题翻译：用于修复半导体存储器的装置和方法
公开(公告)号：KR101317034B1
公开(公告)日：2013-10-11
申请号：KR1020087001686
申请日：2006-06-14
申请人： 마이크론 테크놀로지, 인크.
发明人： 마틴,크리스,지. , 매닝,트로이,에이. , 케스,브렌트
IPC分类号： G11C29/00
CPC分类号： G11C17/165 , G11C29/4401 , G11C29/789 , G11C29/802 , G11C29/808 , G11C2029/4402
摘要： 반도체 메모리 디바이스를 리페어하기 위한 장치 및 방법은 제1 메모리 셀 어레이, 제1 여분 셀어레이, 및 제1 메모리 셀 어레이에서의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 리페어 회로를 포함한다. 제1 휘발성 캐시는 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장한다. 리페어 회로는 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 제1 휘발성 캐시에 분배한다. 정합 회로는, 제1 메모리 액세스가 제1 캐시된 어드레스에 대응될 때, 제1 메모리 셀 어레이에서의 적어도 하나의 결함 메모리 셀을 제1 여분 셀어레이로부터의 적어도 하나의 여분의 메모리 셀로 대체한다.
반도체 메모리 디바이스, 결함 메모리 셀, 리페어 회로, 캐시된 어드레스, 셀 대체

46. 发明公开

KR1020130072094A 반도체 메모리 장치 및 그 동작 방법 无效
标题翻译：半导体存储器件及其工作方法
公开(公告)号：KR1020130072094A
公开(公告)日：2013-07-01
申请号：KR1020110139643
申请日：2011-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 박햇빛
IPC分类号： G11C29/00
CPC分类号： G11C29/785 , G11C29/802
摘要： PURPOSE: A semiconductor memory device and a method for operating the same are provided to allow the device to autonomously implement a repair operation, thereby increasing the lifetime of the device. CONSTITUTION: A semiconductor memory device includes a memory cell array (210), a data compressing part (220), and a repair control part (230). The memory cell array includes a normal memory cell and a redundancy memory cell, and stores data. The data compressing part compresses the multiple data in the memory cell array, and generates compression information. The repair control part controls a repair operation for accessing the redundancy memory cell in response to the compression information. [Reference numerals] (210) Memory cell array; (220) Data compressing part; (230) Repair control part
摘要翻译：目的：提供一种半导体存储器件及其操作方法，以允许器件自主地实施修复操作，从而增加器件的使用寿命。构成：半导体存储器件包括存储单元阵列（210），数据压缩部分（220）和修理控制部分（230）。存储单元阵列包括正常存储单元和冗余存储单元，并存储数据。数据压缩部压缩存储单元阵列中的多个数据，生成压缩信息。修复控制部分响应于压缩信息来控制用于访问冗余存储单元的修复操作。（附图标记）（210）存储单元阵列; （220）数据压缩部分; （230）维修控制部件

47. 发明公开

KR1020120088450A 반도체 장치 및 이의 리페어 방법 无效
标题翻译：半导体装置及其重新布置方法
公开(公告)号：KR1020120088450A
公开(公告)日：2012-08-08
申请号：KR1020110009808
申请日：2011-01-31
申请人： 에스케이하이닉스 주식회사
发明人： 최민석 , 이종천
IPC分类号： G11C29/04
CPC分类号： G11C29/025 , G11C29/802 , G11C2029/4402
摘要： PURPOSE: A semiconductor device and a repair method thereof are provided to reduce a chip area by not requiring a fuse circuit in each chip. CONSTITUTION: A signal transmitting unit(10) is arranged in a first chip and transmits fuse information by synchronizing with a transmission control signal. A signal receiving unit(20,30,40) is arranged in the first and second chips and receives fuse information by synchronizing with a reception control signal. The phase of the transmission control signal is equal to the phase of the reception control signal. A control signal generating unit(11) generates the transmission control signal by receiving a clock signal. A fuse signal transmitting unit(12) generates and outputs a fuse transmission signal by synchronizing the fuse signal with the transmission control signal.
摘要翻译：目的：提供半导体器件及其修复方法，以通过在每个芯片中不需要熔丝电路来减少芯片面积。构成：信号发送单元（10）布置在第一芯片中，并通过与发送控制信号同步来发送熔丝信息。信号接收单元（20,30,40）布置在第一和第二芯片中，并通过与接收控制信号同步来接收熔丝信息。发送控制信号的相位等于接收控制信号的相位。控制信号生成单元（11）通过接收时钟信号来生成发送控制信号。熔丝信号发送单元（12）通过使熔丝信号与传输控制信号同步来产生并输出熔丝传输信号。

48. 发明公开

KR20070083282A MULTI CHIP PACKAGE AND REDUNDANCY METHOD OF IT'S MEMORY DEVICE 审中-公开
标题翻译：多芯片包装及其存储设备的冗余方法
公开(公告)号：KR20070083282A
公开(公告)日：2007-08-24
申请号：KR20060012733
申请日：2006-02-09
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： CHOI SEOUK KYU , JEONG WOO PYO
IPC分类号： G11C29/00
CPC分类号： G11C29/802 , G11C5/005 , G11C5/04 , G11C2229/726 , H01L25/065 , H01L2924/0002 , H01L2924/00
摘要： A multi chip package and a redundancy method of a memory device thereof are provided to improve integration of the multi chip package by storing repair address information of a first memory device in a second memory device. A multi chip package(100) includes a first memory device(140) and a second memory device(180). The second memory device can store repair address information of the first memory device. The first memory device uses a latch cell to store the repair address information in the second memory device. The first memory device is a volatile memory, and the second memory device is a nonvolatile memory.
摘要翻译：提供一种多芯片封装及其存储器件的冗余方法，以通过将第一存储器件的修复地址信息存储在第二存储器件中来改善多芯片封装的集成。多芯片封装（100）包括第一存储器件（140）和第二存储器件（180）。第二存储器装置可以存储第一存储器件的修复地址信息。第一存储器件使用锁存单元将修复地址信息存储在第二存储器件中。第一存储器件是易失性存储器，第二存储器件是非易失性存储器。

49. 发明授权

KR100565410B1 리던던시 기능을 갖는 반도체 장치 失效
标题翻译：具有冗余功能的半导体器件
公开(公告)号：KR100565410B1
公开(公告)日：2006-03-30
申请号：KR1020030094535
申请日：2003-12-22
申请人： 가부시끼가이샤 도시바
发明人： 호조다께히꼬 , 도꾸시게까오루
IPC分类号： G11C29/00
CPC分类号： H01L27/105 , G11C29/802
摘要： 반도체 장치는 복수의 기능 블록을 갖고, 기능 블록 각각이 기판 위에 배치된다. 기능 블록 중 하나인 메모리 블록은 정보를 기록하는 복수의 메모리 셀과, 적어도 하나의 메모리 셀과 치환되고 또한 해당 메모리 셀 대신에 정보를 기록하는 용장 메모리 셀을 구비한다. 기능 블록 중 하나인 기능 회로 블록은 배선에 의해 메모리 블록과 접속된다. 기능 블록 중 하나인 프로그램 배선 블록은 기판의 평면 위에서 배선과 중첩되지 않도록 기판 위에 배치되고, 또한 불량 메모리 셀이 용장 메모리 셀과 치환되도록 신호의 경로를 형성하는 프로그램을 형성하는 프로그램 배선부를 포함한다. 데이터 전송부는 프로그램 배선 블록 위로부터 메모리 블록 위로도 연장되고, 또한 프로그램 배선부의 프로그램에 관한 프로그램 정보를 메모리 블록으로 전송한다.
메모리 블록, 메모리 셀, 시프트 레지스터

50. 发明公开

KR1020040064594A 보조 퓨즈블로우 능력을 지원하기 위해 복수의 퓨즈압축해제 일렬 비트스트림을 병합하기 위한 방법 및 시스템 失效
标题翻译：用于组合多个保险丝解码串行数据库以支持备用保护能力的方法和系统
公开(公告)号：KR1020040064594A
公开(公告)日：2004-07-19
申请号：KR1020030089442
申请日：2003-12-10
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 넬슨,에릭에이. , 윌레트,마이클알.
IPC分类号： G11C29/00
CPC分类号： G11C29/72 , G11C29/4401 , G11C29/802
摘要： PURPOSE: A method and a system for combining a plurality of fuse decompression serial bitstreams are provided to support spare fuseblow capability by providing synthesis capability of embedded memory address/data error information using an on-chip storage. CONSTITUTION: According to the system for repairing defects of a memory in an integrated circuit comprising the memory, a primary fuse assembly(19a) repairs defects found in the memory during the first test. A secondary fuse assembly(19b) repairs defects found in the memory during the second test. The third fuse assembly(19c) repairs defects found during tests after that. And a circuit blows the first and the second and the third fuses corresponding to the found defects.
摘要翻译：目的：提供一种用于组合多个熔丝解压缩串行比特流的方法和系统，以通过使用片上存储提供嵌入式存储器地址/数据错误信息的综合能力来支持备用熔丝能力。构成：根据用于修复包括存储器的集成电路中的存储器的缺陷的系统，主熔丝组件（19a）在第一测试期间修复在存储器中发现的缺陷。次级保险丝组件（19b）在第二次测试期间修复在存储器中发现的缺陷。第三个保险丝组件（19c）修复在此之后的测试期间发现的缺陷。并且电路将对应于所发现的缺陷的第一和第二和第三熔丝吹过。

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