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1. 发明授权

KR101094916B1 반도체 장치의 테스트 회로 및 방법 失效
标题翻译：半导体设备的测试电路和方法
公开(公告)号：KR101094916B1
公开(公告)日：2011-12-15
申请号：KR1020090103598
申请日：2009-10-29
申请人： 에스케이하이닉스 주식회사
发明人： 최민석 , 이종천 , 변상진 , 구영준
IPC分类号： G01R31/3183 , G01R31/26 , H01L21/66
CPC分类号： G01R31/318513
摘要： 본 발명에 따른 반도체 장치의 테스트 회로는 테스트 전압 인가부 및 검출부를 포함한다. 상기 테스트 전압 인가부는 테스트 모드 신호에 응답하여 테스트 전압을 TSV의 제 1 단으로 인가한다. 상기 검출부는 상기 TSV의 제 2 단과 연결되고, 상기 제 2 단으로부터 출력된 전류를 검출한다.
TSV, 연결, 테스트

2. 发明公开

KR1020110131683A 반도체 메모리 장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020110131683A
公开(公告)日：2011-12-07
申请号：KR1020100051251
申请日：2010-05-31
申请人： 에스케이하이닉스 주식회사
发明人： 최민석 , 이종천
IPC分类号： H01L23/12 , H01L23/48 , G11C8/12
CPC分类号： H01L25/073 , H01L22/12 , H01L23/481
摘要： PURPOSE: A semiconductor memory device is provided to not arrange a bank in a single die but arrange in the different die, thereby reducing the size of a semiconductor chip. CONSTITUTION: A semiconductor chip(50) performs a master role. A plurality of semiconductor chips(31-34,41-44) performs a slave role. The multiple semiconductor chips comprise one bank by respectively symmetric two chips. The laminated semiconductor chip is connected by a through-silicon via(71,61). A second semiconductor chip is placed at the same layer as a first semiconductor chip and arranges one bank with the first semiconductor chip.
摘要翻译：目的：提供一种半导体存储器件，以在单个管芯内不布置堤，而是布置在不同的管芯中，从而减小了半导体芯片的尺寸。构成：半导体芯片（50）执行主控角色。多个半导体芯片（31-34,41-44）执行从机角色。多个半导体芯片通过分别对称的两个芯片包括一个bank。叠层半导体芯片通过硅通孔（71,61）连接。第二半导体芯片被放置在与第一半导体芯片相同的层上，并且与第一半导体芯片布置一个组。

3. 发明公开

KR1020100052295A 반도체 메모리 장치의 주변회로전압 구동회로 无效
标题翻译：用于在半导体存储器件中驱动外围电路电压的电路
公开(公告)号：KR1020100052295A
公开(公告)日：2010-05-19
申请号：KR1020080111250
申请日：2008-11-10
申请人： 에스케이하이닉스 주식회사
发明人： 최민석
IPC分类号： G11C5/14 , G11C29/00 , G11C7/06 , G11C7/08
CPC分类号： G11C29/12005 , G11C5/143 , G11C5/147 , G11C29/02
摘要： PURPOSE: A peripheral circuit voltage driver circuit is provided to highly integrate a transistor for a burn-in test by offering the high voltage for a burn-in test as the peripheral circuit voltage. CONSTITUTION: A differential amplification circuit(306) outputs a current corresponding to the difference after comparing a reference voltage with a detected voltage. An output unit outputs a voltage by a current outputted from the differential amplification circuit as the peripheral circuit voltage. The output unit(308) detects the peripheral circuit voltage and offers the voltage as the detected voltage. A detected voltage controlling unit transfers the detected voltage to the differential amplification circuit when it is a normal mode. The detected voltage controlling unit(309) offers the detected voltage to a differential amplifying unit after controlling the detected voltage to a lower level than a voltage level of normal mode when it is a test mode.
摘要翻译：目的：提供外围电路电压驱动器电路，通过提供高电压作为外围电路电压进行老化测试，高效集成用于老化测试的晶体管。构成：差分放大电路（306）在将参考电压与检测到的电压进行比较之后，输出与差异相对应的电流。输出单元通过由差分放大电路输出的电流作为外围电路电压输出电压。输出单元（308）检测外围电路电压，并提供电压作为检测电压。检测电压控制单元在正常模式时将检测到的电压传送到差分放大电路。当检测到的电压控制单元（309）在测试模式时，将检测到的电压控制到比正常模式的电压电平低的水平之后，将检测到的电压提供给差分放大单元。

4. 发明公开

KR1020100049878A 집적회로 失效
标题翻译：集成电路
公开(公告)号：KR1020100049878A
公开(公告)日：2010-05-13
申请号：KR1020080108903
申请日：2008-11-04
申请人： 에스케이하이닉스 주식회사
发明人： 최민석 , 박기덕
IPC分类号： G11C5/14 , G11C7/10
CPC分类号： G05F1/465 , G05F1/575 , H03F3/45
摘要： PURPOSE: An integrated circuit is provided to induce the operation of an internal circuit which is advantageous for high speed operation or low speed operation by supplying the internal circuit with high potential internal voltage or low potential internal voltage. CONSTITUTION: An integrated circuit comprises a data output part(10) and an internal voltage generating unit(20). The data output part controls the driving strength of a data output terminal in response to a driving control signal. The internal voltage generating unit generates an internal voltage having a potential level which corresponds to the driving control signal. The data output part comprises a pre-drive part and a main driving part.
摘要翻译：目的：提供集成电路，以通过向内部电路提供高电位内部电压或低电位内部电压来引起内部电路的操作，其对于高速操作或低速操作是有利的。构成：集成电路包括数据输出部分（10）和内部电压产生单元（20）。数据输出部分根据驱动控制信号控制数据输出端的驱动强度。内部电压产生单元产生具有对应于驱动控制信号的电位电平的内部电压。数据输出部分包括预驱动部分和主驱动部分。

5. 发明公开

KR1020150019870A 내부전압 생성회로 审中-实审
标题翻译：内部电压发生电路
公开(公告)号：KR1020150019870A
公开(公告)日：2015-02-25
申请号：KR1020130097290
申请日：2013-08-16
申请人： 에스케이하이닉스 주식회사
发明人： 최민석
IPC分类号： G05F1/10 , G05F1/565
CPC分类号： G06F1/24 , G06F1/26 , G11C5/145 , H03K2217/0081
摘要： 내부전압 생성회로는 딥파워다운모드 종료시점으로부터 기 설정된 시점 이후 인에이블되는 제1 플래그신호를 생성하고, 상기 제1 플래그신호가 인에이블되는 시점으로부터 기 설정된 시점 이후 인에이블되는 제2 플래그신호를 생성하는 플래그신호생성부와 상기 제1 및 제2 플래그신호를 버퍼링하여 제1 및 제2 구동신호를 생성하고, 상기 제1 및 제2 플래그신호에 응답하여 전치주기신호를 버퍼링하여 제3 및 제4 구동신호를 생성하는 구동신호생성부 및 상기 제1 및 제2 구동신호에 응답하여 제1 내부전압을 구동하고, 상기 제3 및 제4 구동신호에 응답하여 제2 내부전압을 펌핑하는 내부전압생성부를 포함한다.
摘要翻译：本发明涉及一种能够在从深度掉电模式退出时能够减少源电压的使用的内部电压产生电路。内部电压产生电路包括标志信号产生部分，驱动信号产生部分和内部电压产生部分。标志信号产生部分在深度掉电模式结束之后产生在预定点使能的第一标志信号，并且在第一标志信号被使能之后产生在预定点使能的第二标志信号。驱动信号生成部分通过分别缓冲第一和第二标志信号来产生第一驱动信号和第二驱动信号，并且通过响应于第一和第二信号缓冲预周期信号产生第三驱动信号和第四驱动信号标志信号。内部电压产生部分响应于第一和第二驱动信号驱动第一内部电压，并且响应于第三和第四驱动信号而泵送第二内部电压。

6. 发明公开

KR1020140028904A 리플리카용 전압 생성 회로 无效
标题翻译：电压发生电路
公开(公告)号：KR1020140028904A
公开(公告)日：2014-03-10
申请号：KR1020120096278
申请日：2012-08-31
申请人： 에스케이하이닉스 주식회사
发明人： 최민석
IPC分类号： G11C5/14
CPC分类号： G11C5/143 , G11C5/145 , G11C5/147 , H03L7/0814
摘要： The present invention includes: an external voltage level detector which detects the voltage level of an external voltage and generates a detection code; a reference replica driving voltage generator which generates a reference replica driving voltage which has a voltage level corresponding to the detection code; and a replica driving voltage generator which generates a replica driving voltage corresponding to the voltage level of the reference replica driving voltage. [Reference numerals] (110) External voltage level detector; (120) Reference replica driving voltage generator; (130) Replica driving voltage generator
摘要翻译：本发明包括：外部电压电平检测器，其检测外部电压的电压电平并产生检测码; 参考复制驱动电压发生器，其生成具有与所述检测码相对应的电压电平的基准复制驱动电压; 以及复制驱动电压发生器，其生成与基准副本驱动电压的电压电平相对应的复制驱动电压。（附图标记）（110）外部电压电平检测器; （120）参考复制驱动电压发生器; （130）复印驱动电压发生器

7. 发明授权

KR101172270B1 지연고정루프에서의 듀티 사이클 보정 有权
标题翻译：延迟锁定中的周期校正
公开(公告)号：KR101172270B1
公开(公告)日：2012-08-09
申请号：KR1020100140707
申请日：2010-12-31
申请人： 에스케이하이닉스 주식회사
发明人： 최민석
IPC分类号： H03L7/081 , H03K5/156
CPC分类号： H03K5/1565
摘要： 본 발명은 클럭 및 다른 주기 신호에 대하여 듀티 사이클 에러 보정을 제공하는 회로, 방법, 및 장치에 관한 것이다. 일 예로, 지연고정루프에 의해 수신되거나 발생되는 클럭 신호의 듀티 사이클을 향상시키는 데 이용될 수 있는 듀티 사이클 보정을 제공한다. 이 예는 입력 클럭 신호를 수신하고 가변 지연 소자를 이용하여 향상된 듀티 사이클 출력 클럭 신호를 구성한다. 출력 클럭의 듀티 사이클을 검사하여 지연 소자가 과대 또는 과소 지연을 제공하고 있는지를 판단한다. 그런 다음, 지연 소자의 지연을 조절한다. 응답 시간을 향상시키기 위하여, 연속 근사 기술을 이용하여 지연 소자를 통하여 지연을 조절하는 카운트의 최상위 비트를 결정한다. 정확도를 향상시키기 위하여, 선형 기술을 이용하여 카운트의 최하위 비트를 조절한다.

8. 发明授权

KR101038996B1 리페어 회로 및 이를 포함하는 반도체 장치 有权
标题翻译：维修电路和半导体存储器件，包括它们
公开(公告)号：KR101038996B1
公开(公告)日：2011-06-03
申请号：KR1020090116386
申请日：2009-11-30
申请人： 에스케이하이닉스 주식회사
发明人： 최민석 , 구영준
IPC分类号： G11C29/00
CPC分类号： H01L22/22 , G06F2213/0038 , H01L23/481 , H01L2225/06541 , H01L2225/06596 , H01L2924/0002 , H01L2924/00012 , H01L2924/00
摘要： PURPOSE: A repair circuit and a semiconductor memory apparatus including the same are provided to simplify circuit configuration for repair by removing a complex signal wire for repairing a TSV. CONSTITUTION: A transmission controller generates first to n control signal. A repair signal assigning TSV is inputted. The transmission controller enables all control signals. Transmission units(TX0~TXn) assign the transmission path of first to n signal to first to n TSV and repair TSV. Receivers(RX0~RXn) receive a message from the first to n TSV and repair TSV.
摘要翻译：目的：提供一种维修电路和包括该修复电路的半导体存储装置，以通过去除用于修复TSV的复合信号线来简化用于修理的电路配置。构成：传动控制器产生第一至第n控制信号。输入分配TSV的修复信号。变速箱控制器启用所有控制信号。传输单元（TX0〜TXn）将第一到第n个信号的传输路径分配到第一个到n个TSV，并修复TSV。接收器（RX0〜RXn）接收从第一个到第n个TSV的消息，并修复TSV。

9. 发明授权

KR101018692B1 반도체 메모리의 로우 어드레스 래치 회로 失效
标题翻译：用于半导体存储器的低地址锁存电路
公开(公告)号：KR101018692B1
公开(公告)日：2011-03-04
申请号：KR1020080134975
申请日：2008-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 윤태식 , 최민석
IPC分类号： G11C11/408 , G11C11/4063 , G11C29/18 , G11C8/06
摘要： 본 발명은 액티브 동작시에 워드라인 인에이블시간을 감소시킬 수 있는 반도체 메모리의 로우 어드레스 래치 회로에 관한 것이다. 본 발명은 뱅크 액티브 신호와 모든 워드라인 구동을 위한 테스트모드 신호를 조합하여 디코더 인에이블신호와 메인 워드라인 인에이블신호를 발생을 위한 초기신호를 발생하는 로우 영역 제어수단; 상기 로우 영역 제어수단에서 발생한 초기신호를 이용하여 디코더 인에이블신호와 메인 어드라인 인에이블신호를 인에이블시키고, 테스트 모드 신호의 사용 없이 서브 워드라인 인에이블신호와 메인 워드라인 인에이블신호를 발생하여 셀 어레이를 구동하는 로우 영역 구동수단을 포함하여 구성되는 것을 특징으로 한다.
반도체, 메모리장치, 로우 어드레스, 워드라인, 인에이블, 시간

10. 发明授权

KR101003152B1 반도체 메모리 장치의 내부 전압 생성 회로 失效
标题翻译：半导体存储器件的内部电压发生电路
公开(公告)号：KR101003152B1
公开(公告)日：2010-12-21
申请号：KR1020090042169
申请日：2009-05-14
申请人： 에스케이하이닉스 주식회사
发明人： 최민석
IPC分类号： G11C5/14 , G11C7/10
CPC分类号： G11C5/147 , G11C5/143 , G11C7/12 , G11C7/22
摘要： 내부 전압과 타겟 레벨을 비교하여 감지 신호를 생성하는 내부 전압 레벨 감지부, 및 상기 감지 신호의 전압 레벨에 따라 상기 내부 전압 레벨을 제어하는 내부 전압 레벨 제어부를 포함하며, 상기 내부 전압 레벨 감지부는 상기 내부 전압과 상기 타겟 레벨의 전압 차에 따라 상기 감지 신호의 스윙폭을 제어하도록 구성된 것을 특징으로 한다.
내부 전압, 타겟 레벨, 감지 신호

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