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1. 发明授权

KR101543081B1 고착 고장을 갖는 메모리 셀을 수용하기 위한 리던던트 비트의 인코딩 및 디코딩 有权
标题翻译：编码和解码冗余位以保存存在故障的记忆细胞
公开(公告)号：KR101543081B1
公开(公告)日：2015-08-07
申请号：KR1020130119756
申请日：2013-10-08
申请人： 에이취지에스티 네덜란드 비.브이.
发明人： 마티스쿠로버트유게니우 , 프란카네토루이즈 , 기요시릴 , 마디비파헤삼 , 반디그즈보니미르 , 왕큉보
IPC分类号： G11C29/14 , G11C29/40 , G11C29/00
CPC分类号： G11C29/802 , G06F11/1048 , G11C29/52 , G11C2029/0411
摘要： 데이터저장시스템은메모리셀을포함하는메모리회로와메모리셀 내에저장하기위해제공된데이터비트를수신하는제어회로를갖는다. 제어회로는제1 세트의리던던트비트와인코딩된데이터비트를발생시키기위해데이터비트를인코딩하며, 이에의해제1 고착고장을갖는제1 서브세트의 메모리셀 내에저장하기위해선택된인코딩된데이터비트는제1 고착고장중 대응하는고착고장의디지털값을갖는다. 제어회로는제2 세트의리던던트비트를발생시키기위해제1 세트의리던던트비트를인코딩한다. 제어회로는제3 세트의리던던트비트를발생시키기위해제2 세트의리던던트비트와인코딩된데이터비트에대해논리연산을수행하며, 이에의해제2 고착고장을갖는제2 서브세트의메모리셀 내에저장하기위해선택된제3 세트의리던던트비트내 리던던트비트는제2 고착고장중 대응하는고착고장의디지털값을갖는다.

2. 发明公开

KR1020130134682A 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치 审中-实审
标题翻译：存储器件，其操作方法和具有该存储器件的电子器件
公开(公告)号：KR1020130134682A
公开(公告)日：2013-12-10
申请号：KR1020120058374
申请日：2012-05-31
申请人： 삼성전자주식회사
发明人： 류제민 , 김길수 , 오종민 , 서성민 , 송호영 , 조용호
IPC分类号： G11C17/16 , G11C7/10
CPC分类号： G11C17/16 , G11C7/1045 , G11C17/18 , G11C29/802
摘要： A memory device includes a fuse device which includes a fuse cell array. The fuse cell array includes a first sub fuse cell array which stores first data related to the operation condition of the fuse device and a second sub fuse cell array which stores second data related to the operation condition of the memory device.
摘要翻译：一种存储器件包括一个熔丝器件，它包括熔丝单元阵列。熔丝单元阵列包括第一子熔丝单元阵列，其存储与熔丝器件的操作条件相关的第一数据，以及存储与存储器件的操作条件相关的第二数据的第二子熔丝单元阵列。

3. 发明公开

KR1020120053240A 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법 有权
标题翻译：半导体器件的测试模式控制电路及其控制方法
公开(公告)号：KR1020120053240A
公开(公告)日：2012-05-25
申请号：KR1020100114405
申请日：2010-11-17
申请人： 에스케이하이닉스 주식회사
发明人： 윤태식 , 이종천
IPC分类号： G11C29/10 , G11C29/04 , G11C29/18
CPC分类号： G01R31/31724 , G11C29/14 , G11C29/46 , G11C29/78 , G11C29/802
摘要： PURPOSE: A test mode control circuit of a semiconductor device and a controlling method thereof are provided to reduce the number of global lines and increasing the kind of test modes by using a decoding method. CONSTITUTION: A test mode control block generates a plurality of control signal sets in response to a first address signal set and a second address signal set. A test mode transmitting unit(500) transmits a plurality of test mode signals by the combination of the plurality of control signal sets to a circuit block of the semiconductor device. A global line(410) transmits the plurality of control signal sets to the test mode transmitting unit.
摘要翻译：目的：提供半导体器件的测试模式控制电路及其控制方法，以通过使用解码方法来减少全局线的数量并增加测试模式的种类。构成：测试模式控制块响应于第一地址信号组和第二地址信号组而产生多个控制信号组。测试模式发送单元（500）通过多个控制信号组的组合将多个测试模式信号发送到半导体器件的电路块。全局线（410）将多个控制信号组发送到测试模式发送单元。

4. 发明授权

KR100604884B1 리패어 신호 전송라인들의 갯수를 감소시킨 반도체메모리장치 有权
标题翻译：具有少量修复信号传输线的半导体存储器件
公开(公告)号：KR100604884B1
公开(公告)日：2006-07-31
申请号：KR1020040054491
申请日：2004-07-13
申请人： 삼성전자주식회사
发明人： 김두열
IPC分类号： G11C29/00 , G11C8/14
CPC分类号： G11C29/802
摘要： 리패어 신호 전송라인들의 갯수를 감소시킨 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 각각 n(자연수)개의 리패어용 리던던트 워드라인들을 포함하는 m(자연수)개의 리패어 리던던시 블록들, 및 상기 n개의 리패어용 리던던트 워드라인들을 선택하기 위한 n개의 리패어 정보신호들 및 상기 m개의 리패어 리던던시 블록들을 선택하기 위한 m개의 블록선택 정보신호들을 발생하여 상기 리패어 리던던시 블록들에 제공하는 제어회로를 구비하고, 상기 n개의 리패어 정보신호들이 상기 m개의 리패어 리던던시 블록들에 의해 공유(share)되는 것을 특징으로 한다. 상기 제어회로는 상기 리패어 리던던시 블록들 각각에 대해 n개씩 전체 n*m개의 단위 퓨즈 박스들을 구비한다.

5. 发明公开

KR1020060005628A 리패어 신호 전송라인들의 갯수를 감소시킨 반도체메모리장치 有权
标题翻译：具有少量维修信号传输线的半导体存储器件
公开(公告)号：KR1020060005628A
公开(公告)日：2006-01-18
申请号：KR1020040054491
申请日：2004-07-13
申请人： 삼성전자주식회사
发明人： 김두열
IPC分类号： G11C29/00 , G11C8/14
CPC分类号： G11C29/802
摘要： 리패어 신호 전송라인들의 갯수를 감소시킨 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 각각 n(자연수)개의 리패어용 리던던트 워드라인들을 포함하는 m(자연수)개의 리패어 리던던시 블록들, 및 상기 n개의 리패어용 리던던트 워드라인들을 선택하기 위한 n개의 리패어 정보신호들 및 상기 m개의 리패어 리던던시 블록들을 선택하기 위한 m개의 블록선택 정보신호들을 발생하여 상기 리패어 리던던시 블록들에 제공하는 제어회로를 구비하고, 상기 n개의 리패어 정보신호들이 상기 m개의 리패어 리던던시 블록들에 의해 공유(share)되는 것을 특징으로 한다. 상기 제어회로는 상기 리패어 리던던시 블록들 각각에 대해 n개씩 전체 n*m개의 단위 퓨즈 박스들을 구비한다.

6. 发明授权

KR100342642B1 용장 회로를 구비한 반도체 기억 장치 有权
标题翻译：具有冗余电路的半导体存储器件
公开(公告)号：KR100342642B1
公开(公告)日：2002-07-04
申请号：KR1019990040950
申请日：1999-09-22
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 오기시마마사미찌
IPC分类号： G11C29/00
CPC分类号： G11C29/802
摘要： 본실시예에따른반도체기억장치는, 용장서브-워드라인[Sw(1, 0) 내지 Sw(5, 2)]의활성및 비활성을독립적으로제어함으로써불량서브-워드라인을개선된속도로교체할수 있다. 용장서브-워드라인[Sw(1, 0) 내지 Sw(5, 2)]은서로다른용장서브-워드구동기(114a 내지 114e)에접속될수 있다. 서브-워드선택회로(126-1 내지 126-4)는퓨즈회로(124)로부터수신된퓨즈출력신호(H11 내지 H14), 및서브-워드선택신호(XN 및 XT)로부터 2-비트용장서브-워드선택신호(S11-S14)를생성할수 있다. 용장서브-워드선택신호(S11 내지 S14)는용장서브-워드구동기(114a 내지 114e)에결합된용장서브-워드라인[Sw(1, 0) 내지 Sw(5, 2)]을독립적으로활성및 비활성화시킨다.

7. 发明授权

KR100234377B1 메모리 집적 회로의 리던던시 메모리 셀 제어회로 및 그 제어방법 失效
标题翻译：冗余存储器单元控制电路和存储器件的方法
公开(公告)号：KR100234377B1
公开(公告)日：1999-12-15
申请号：KR1019970013215
申请日：1997-04-10
申请人： 삼성전자주식회사
发明人： 이재웅 , 유제환
IPC分类号： G11C29/00
CPC分类号： G11C29/24 , G11C29/06 , G11C29/785 , G11C29/802
摘要： 본 발명은 메모리 집적 회로의 리던던시 메모리 셀 제어 회로 및 그 제어 방법에 관한 것이다. 본 발명은 디코딩부와 프리차지 인에이블부와 리던던시 제어부와 리던던시 인에이블 신호 발생부 및 리던던시 메모리 셀 어레이를 구비한다. 상기 디코딩부는 로우 어드레스 신호들에 응답한다. 상기 프리차지 인에이블부는 상기 디코딩부에 연결되고 액티브시 상기 디코딩부를 프리차지시키는 프리차지 인에이블 신호에 응답한다. 상기 리던던시 제어부는 상기 로우 어드레스 신호들과 번인 스트레스 테스트시 액티브되는 번인 신호를 입력으로하고 상기 로우 어드레스 신호와 상기 번인 신호에 응답하여 리던던시 제어 신호를 발생한다. 상기 리던던시 인에이블 신호 발생부는 상기 리던던시 제어부와 상기 프리차지 인에이블부에 연결되고 상기 리던던시 제어 신호와 상기 프리차지 인에이블부의 출력 신호에 응답하여 리던던시 인에이블 신호를 발생한다. 상기 리던던시 메모리 셀 어레이는 상기 리던던시 인에이블 신호 발생부에 연결되어 상기 리던던시 인에이블 신호에 응답한다. 번인 스트레스 테스트시 상기 인에이블부의 출력단이 디스차지된 다음에 상기 리던던시 제어 신호가 액티브된다.

8. 发明授权

KR1019960000679B1 인코더를 가진 용장 랜덤 액세스 메모리 장치 失效
标题翻译：带编码器的冗余随机存取存储器
公开(公告)号：KR1019960000679B1
公开(公告)日：1996-01-11
申请号：KR1019920000893
申请日：1992-01-23
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 나까야마히로시
IPC分类号： G11C29/00
CPC分类号： G11C29/802
摘要： 내용 없음.

9. 发明授权

KR101847542B1 반도체 장치 및 그 테스트 방법 有权
公开(公告)号：KR101847542B1
公开(公告)日：2018-05-29
申请号：KR1020110111324
申请日：2011-10-28
申请人： 에스케이하이닉스 주식회사
发明人： 김보연 , 장지은
IPC分类号： G11C29/00
CPC分类号： G11C29/785 , G11C29/802 , G11C2029/4402
摘要： 본발명의실시예에따른반도체장치는, 다수의선택신호중 자신에게대응하는선택신호에응답해액티브되는다수의셀블록; 각각이상기다수의셀블록각각에대응하는다수의프리선택신호를생성하고, 멀티테스트모드시에어드레스를디코딩해상기다수의셀블록중 적어도둘 이상의셀블록에대응하는프리선택신호들을활성화하는프리선택신호생성부; 입력된상기다수의프리선택신호를상기다수의선택신호로출력하되, 상기다수의프리선택신호중 활성화된프리선택신호들에대응하는선택신호들의활성화구간이중첩되지않도록조절하여출력하는선택신호제어부; 및저장된리페어정보및 상기선택신호제어부에서출력되는상기다수의선택신호를이용해서상기활성화된선택신호들에응답해액티브되는셀블록들의리페어여부를판단하는판단회로를포함할수 있다.

10. 发明公开

KR1020140059694A 메모리 시스템 및 이의 동작 방법 审中-实审
标题翻译：其记忆系统及其操作方法
公开(公告)号：KR1020140059694A
公开(公告)日：2014-05-16
申请号：KR1020130023898
申请日：2013-03-06
申请人： 에스케이하이닉스 주식회사
发明人： 윤현수 , 김윤철 , 정정수 , 서용호
IPC分类号： G11C29/00 , G11C16/06
CPC分类号： G11C7/20 , G11C29/4401 , G11C29/785 , G11C29/802 , G11C2029/4402
摘要： A memory system includes: one or more memory chips; and a repair information storage chip which includes a nonvolatile memory which stores the repair information of one or more memory chips. The repair information stored in the repair information storage chip is transmitted to one or more memory chips in the initial operation of the memory system.
摘要翻译：存储器系统包括：一个或多个存储器芯片; 以及修复信息存储芯片，其包括存储一个或多个存储器芯片的修复信息的非易失性存储器。存储在修复信息存储芯片中的修复信息在存储器系统的初始操作中被发送到一个或多个存储器芯片。

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