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41. 发明公开

KR1020010047839A 번-인 테스트시 고주파로 동작 가능한 지연동기회로를갖는 반도체 메모리 장치 및 이 지연동기회로의 동작방법 有权
标题翻译：具有延迟锁定环路（DLL）的半导体存储器件，其可以在灼伤测试期间以高频率操作，并且用于操作其延迟锁定电路的方法
公开(公告)号：KR1020010047839A
公开(公告)日：2001-06-15
申请号：KR1019990052224
申请日：1999-11-23
申请人： 삼성전자주식회사
发明人： 이종수 , 경계현 , 김대선 , 오효진 , 김상철 , 손태식
IPC分类号： G11C8/00
CPC分类号： G11C29/12015 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/401 , G11C11/4076 , G11C29/14
摘要： PURPOSE: A semiconductor memory device having a delay locked loop(DLL) circuit which can operate in a high frequency and a method for operating the delay locked loop circuit are provided to enable the whole operation by generating a clock having an enough speed to operate the delay locked loop normally without regard to a clock frequency provided from the external. CONSTITUTION: The delay locked loop circuit comprises a ring oscillator(202) enabled by a burn-in mode signal(BURNIN). Output signals(CLK,CLKB) of the ring oscillator are inputted clock pads(220,221) via fuse stages(210,211), and the clock pads are connected to the delay locked loop circuit. The clock pads are set as a CTM pad and a CTMN pad which receives a CTM signal and a CTMN signal from the external. The CTMN signal has an inverted phase of the CTM signal. The delay locked loop circuit generates an internal clock signal operating internal circuit blocks by inputting the CTM signal and the CTMN signal. A DLL control signal generation circuit(204) generates signals(S1',S2') controlling the delay locked loop circuit in response to a power-up signal(VCCHB), a burn-in mode signal(BURN-IN) and signals(S1,S2) provided to drive the delay locked loop circuit in the prior logic circuit.
摘要翻译：目的：提供一种具有能够以高频率操作的延迟锁定环（DLL）电路和用于操作延迟锁定环电路的方法的半导体存储器件，以通过产生具有足够速度的时钟来实现整个操作延迟锁定环通常不考虑从外部提供的时钟频率。构成：延迟锁定环电路包括通过老化模式信号（BURNIN）使能的环形振荡器（202）。环形振荡器的输出信号（CLK，CLKB）通过熔丝级（210,211）输入时钟焊盘（220,221），并且时钟焊盘连接到延迟锁定环电路。时钟焊盘被设置为CTM焊盘和CTMN焊盘，其从外部接收CTM信号和CTMN信号。 CTMN信号具有CTM信号的反相。延迟锁定环电路通过输入CTM信号和CTMN信号来产生内部电路块的内部时钟信号。 DLL控制信号生成电路（204）响应于上电信号（VCCHB），老化模式信号（BURN-IN）和信号（BURN-IN），产生控制延迟锁定环电路的信号（S1'，S2' S1，S2），用于驱动现有逻辑电路中的延迟锁定环电路。

42. 发明公开

KR1020170120406A 반도체장치 및 반도체시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020170120406A
公开(公告)日：2017-10-31
申请号：KR1020160048855
申请日：2016-04-21
申请人： 에스케이하이닉스 주식회사
发明人： 조선기
IPC分类号： G11C7/10 , G11C7/22 , G11C29/02 , G11C11/4096
CPC分类号： G11C7/1066 , G11C7/1084 , G11C7/109 , G11C7/1093 , G11C7/225 , G11C11/4093 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/12015 , G11C2029/4402
摘要： 반도체시스템은제1 및제2 테스트신호를출력하고, 제1 및제2 스트로브신호를출력하며, 데이터를입출력하는제1 반도체장치및 상기제1 및제2 테스트신호에응답하여제1 구간동안상기제1 스트로브신호의레벨을기 설정레벨로조절하고, 제2 구간동안상기제1 스트로브신호의스윙폭을조절하며, 상기제2 구간동안상기제1 스트로브신호와상기제2 스트로브신호를비교하여생성되는내부스트로브신호에동기되어상기데이터를입출력하는제2 반도체장치를포함한다.
摘要翻译：半导体系统期间由第一mitje输出第二测试信号的第一周期中的第一选通信号，和所述第一mitje输出第二选通信号，以及用于输入和输出数据的第一半导体器件，并且第一mitje响应于第二测试信号第一选通信号和第二选通信号被调整到预定的电平，并且在第二时间段期间调整第一选通信号的摆动宽度，以及第二半导体器件，用于与信号同步地输入和输出数据。

43. 发明公开

KR1020170068719A 반도체장치 및 반도체시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020170068719A
公开(公告)日：2017-06-20
申请号：KR1020150175454
申请日：2015-12-09
申请人： 에스케이하이닉스 주식회사
发明人： 현상아 , 황정태
IPC分类号： G11C16/26 , G11C16/10 , G11C7/22 , G11C8/12 , G11C29/00
CPC分类号： G11C11/4094 , G11C7/1045 , G11C7/12 , G11C11/406 , G11C11/4076 , G11C11/4093 , G11C11/4096 , G11C29/1201 , G11C29/12015 , G11C29/14 , G11C29/18 , G11C29/46
摘要： 반도체시스템은커맨드, 테스트어드레스, 어드레스및 프리차지신호를출력하는제1 반도체장치; 및상기커맨드의조합에따라리드동작또는라이트동작이후오토프리차지동작에진입하고, 상기테스트어드레스및 상기프리차지신호에응답하여상기어드레스에의해다수의뱅크중 선택된뱅크의프리차지동작을수행하는제2 반도체장치를포함한다.
摘要翻译：半导体系统包括用于输出命令，测试地址，地址和预充电信号的第一半导体器件; 和进入的读取操作或根据命令的组合的自动预充电操作之后的写操作，以及测试地址和预充电信号的响应由地址来执行所述多个银行中的所述选定组的一个预充电操作 2半导体器件。

44. 发明公开

KR1020170054182A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170054182A
公开(公告)日：2017-05-17
申请号：KR1020150157004
申请日：2015-11-09
申请人： 에스케이하이닉스 주식회사
发明人： 박민수
IPC分类号： G11C29/42 , G11C8/06 , G11C8/12 , G06F11/10
CPC分类号： G06F11/1044 , G11C11/406 , G11C11/4082 , G11C11/4085 , G11C29/1201 , G11C29/12015 , G11C29/20 , G11C29/44 , G11C29/50016 , G11C29/52 , G11C29/76 , G11C29/783 , G11C29/789 , G11C2029/0409 , G11C2029/0411 , G11C2211/4062 , H03M13/6566
摘要： 본발명은반도체장치에관한것으로, 에러정정코드(Error Correction Code) 회로를포함하는반도체장치에관한기술이다. 이러한본 발명은데이터가저장되는메모리영역과, 패리티데이터가저장되는에러정정코드영역을포함하는뱅크, 데이터와패리티데이터에대응하여패일셀의에러를정정하고, 패일데이터발생시활성화되는플래그신호와뱅크에서액티브되는어드레스를출력하는에러정정코드연산부, 에러정정코드연산부로부터인가되는어드레스를저장하고, 플래그신호에대응하여패일어드레스를출력하는어드레스래치부및 플래그신호와패일어드레스에대응하여패일데이터를구제하기위한동작을수행하는패일방지회로를포함한다.
摘要翻译：本发明涉及一种半导体器件，并且涉及一种包括纠错码电路的半导体器件。本发明校正与包括用于存储数据的存储区域，用于存储奇偶校验数据的错误校正码区域以及数据和奇偶校验数据的存储体对应的单元的错误，并且输出标志信号，地址锁存部分，用于存储从错误校正码运算部分提供的地址，并输出对应于标志信号的格子服装;以及地址锁存部分，用于锁存标志数据以及用于执行减轻碰撞的操作的防碰撞电路。

45. 发明公开

KR1020170030215A 메모리 장치 审中-实审
标题翻译：存储设备
公开(公告)号：KR1020170030215A
公开(公告)日：2017-03-17
申请号：KR1020150127476
申请日：2015-09-09
申请人： 에스케이하이닉스 주식회사
发明人： 박민수 , 김재일
IPC分类号： G11C29/44 , G11C29/00 , G11C11/406 , G11C11/408
CPC分类号： G11C11/406 , G11C11/40611 , G11C11/4091 , G11C29/1201 , G11C29/12015 , G11C29/18 , G11C29/50012 , G11C29/50016 , G11C2029/0409 , G11C2029/1202 , G11C2029/1204 , G11C2029/4402 , G11C2029/5002
摘要： 메모리장치는다수의메모리셀; 어드레스저장회로; 리프레시어드레스를생성하는리프레시카운터; 검출구간에서리프레시커맨드에응답하여상기다수의메모리셀 중선택된메모리셀들의페일을검출하는페일검출부; 및상기리프레시커맨드에응답하여상기메모리셀들중 상기리프레시어드레스또는상기어드레스저장회로의어드레스에대응하는메모리셀들이리프레시되도록제어하되, 상기페일검출을수행하는경우상기리프레시가수행되지않도록제어하는리프레시제어부를포함할수 있다.
摘要翻译：存储器件包括多个存储单元; 地址存储电路; 刷新计数器，用于生成刷新地址; 失效检测单元，用于响应于检测时段中的刷新命令来检测所述多个存储器单元中的选定存储器单元的故障; 和用于进行控制使得以使得存储器单元被刷新的单元相对应的存储器的地址，其中，所述刷新地址或响应于刷新命令的地址存储电路，进行故障检测的刷新不如果进行，但控制的刷新控制器在可以包含。

46. 发明公开

KR1020170015795A 반도체 메모리 장치 및 테스트 방법 审中-实审
标题翻译：半导体存储器和测试方法
公开(公告)号：KR1020170015795A
公开(公告)日：2017-02-09
申请号：KR1020150109026
申请日：2015-07-31
申请人： 에스케이하이닉스 주식회사
发明人： 임승견 , 엄호석
IPC分类号： G11C29/02 , G11C7/10
CPC分类号： G11C16/349 , G11C13/0069 , G11C13/0097 , G11C29/12005 , G11C29/12015 , G11C29/14 , G11C29/46
摘要： 노멀동작시노멀라이트펄스를생성하는노멀라이트펄스생성부, 테스트시테스트라이트펄스를설정된회수만큼반복적으로생성하는테스트라이트펄스생성부. 및상기노멀동작시상기노멀라이트펄스를메모리셀에제공하고, 상기테스트시상기테스트라이트펄스를상기메모리셀에제공하는선택부를포함한다.
摘要翻译：一种半导体存储装置，包括正常写入脉冲发生器，被配置为在正常操作中产生正常写入脉冲;测试写入脉冲发生器，被配置为在测试操作中重复地产生预设次数的测试写入脉冲;以及选择器，在正常操作中向存储单元提供正常写入脉冲，并在测试操作中向存储单元提供测试写入脉冲。

47. 发明公开

KR1020160084100A 적층 메모리 장치 및 시스템 审中-实审
标题翻译：堆叠存储器和系统
公开(公告)号：KR1020160084100A
公开(公告)日：2016-07-13
申请号：KR1020150000579
申请日：2015-01-05
申请人： 에스케이하이닉스 주식회사
发明人： 이동욱
IPC分类号： G11C29/00 , G11C8/18 , G11C5/02 , G11C29/04 , G11C29/18 , H01L23/48 , G11C29/40
CPC分类号： G11C7/22 , G11C5/02 , G11C5/025 , G11C5/04 , G11C8/18 , G11C29/023 , G11C29/025 , G11C29/1201 , G11C29/12015 , G11C29/32 , G11C29/40 , G11C29/4401 , H01L25/0657 , H01L2224/16146 , H01L2224/16227 , H01L2224/17181 , H01L2924/15311 , G11C29/003 , G11C29/18 , G11C2029/4002 , H01L23/48
摘要： 적층메모리장치는코어칩 및베이스칩을포함할수 있다. 상기코어칩은데이터리시버, 스트로브신호생성부및 테스트레지스터를포함할수 있다. 상기데이터리시버는상기코어칩으로부터출력된데이터를제 1 노멀포트를통해수신한다. 상기스트로브신호생성부는동작모드에따라노멀스트로브신호및 테스트스트로브신호중 하나에기초하여데이터스트로브신호를생성한다. 상기테스트레지스터는상기데이터스트로브신호에응답하여상기데이터리시버로부터출력된데이터를저장한다.
摘要翻译：堆叠式存储器件可以包括芯片芯片和基片芯片。核心芯片可以包括数据接收器，选通信号产生部分和测试电阻器。数据接收器通过第一个正常端口接收从芯片芯片输出的数据。选通信号生成部根据操作模式，根据正常选通信号和测试选通信号之一生成数据选通信号。测试电阻响应数据选通信号来存储从数据接收器输出的数据。可以在不与控制器连接的情况下执行堆叠存储器件的正常操作和微突起特性的测试。

48. 发明公开

KR1020160034698A 반도체장치 및 이를 포함하는 반도체시스템 审中-实审
标题翻译：使用相同的半导体器件和半导体系统
公开(公告)号：KR1020160034698A
公开(公告)日：2016-03-30
申请号：KR1020140126000
申请日：2014-09-22
申请人： 에스케이하이닉스 주식회사
发明人： 윤영준
IPC分类号： G11C29/00 , G11C7/10
CPC分类号： H01L25/0657 , G11C7/10 , G11C7/1045 , G11C29/022 , G11C29/12015 , G11C29/56012 , G11C2029/0401 , H01L2924/0002 , H01L2924/00
摘要： 반도체장치는제1 패드를통해신호를입력받는제1 입력경로와, 상기제1 패드를통해신호를출력하는제1 출력경로및 제1 입출력제어부를포함하는제1 입출력부; 및제2 패드를통해신호를입력받는제2 입력경로와, 상기제2 패드를통해신호를출력하는제2 출력경로및 제2 입출력제어부를포함하는제2 입출력부를포함한다. 상기제2 입출력제어부는제1 모드에서상기제1 입력경로를통해입력된신호를상기제2 출력경로로출력하고, 상기제1 입출력제어부는제2 모드에서상기제2 입력경로를통해입력된신호를상기제1 출력경로로출력한다.
摘要翻译：半导体器件包括：第一输入/输出单元，包括用于通过第一焊盘接收信号的第一输入路径，通过第一焊盘输出信号的第一输出路径和第一输入/输出控制单元; 以及第二输入/输出单元，包括用于通过第二焊盘接收信号的第二输入路径，通过第二焊盘输出信号的第二输出路径和第二输入/输出控制单元。第二输入/输出控制单元以第一模式将通过第一输入路径输入的信号输出到第二输出路径。第一输入/输出控制单元以第二模式将通过第二输入路径输入的信号输出到第一输出路径。

49. 发明公开

KR1020160027349A 반도체장치 및 이를 포함하는 반도체시스템 审中-实审
标题翻译：使用相同的半导体器件和半导体系统
公开(公告)号：KR1020160027349A
公开(公告)日：2016-03-10
申请号：KR1020140113490
申请日：2014-08-28
申请人： 에스케이하이닉스 주식회사
发明人： 김민창 , 신우열 , 곽노협
IPC分类号： G01R31/26
CPC分类号： G11C29/1201 , G11C7/222 , G11C29/12015
摘要： 반도체시스템은제1 패드그룹을포함하는제1 반도체장치; 상기제1 패드그룹과전기적으로연결되는제2 패드그룹을포함하고, 제3 반도체장치와신호입출력을위한제3 패드그룹을포함하며, 테스트모드인에이블신호에응답하여제3 패드그룹을상기제1 패드그룹에연결하거나제1 패드그룹에연결된인터페이스부에연결하는선택전달부를포함하는제2 반도체장치를포함한다.
摘要翻译：本发明的目的是提供一种半导体系统，其能够检查配备有微型凸块焊盘的半导体器件的界面特性。半导体系统包括：第一半导体器件，包括第一焊盘组; 以及第二半导体器件，包括电连接到第一焊盘组的第二焊盘组，用于在第三半导体器件中输入和输出信号的第三焊盘组，以及用于将第三焊盘组连接到第一焊盘的选择性传输单元组合或连接响应于测试模式使能信号连接到第一焊盘组的接口单元。

50. 发明授权

KR101522292B1 메모리 테스트 동시 판정 시스템 有权
标题翻译：同时判断记忆测试的系统
公开(公告)号：KR101522292B1
公开(公告)日：2015-05-21
申请号：KR1020130090908
申请日：2013-07-31
申请人： 주식회사 유니테스트
发明人： 유호상
IPC分类号： G11C29/08
CPC分类号： G11C29/10 , G11C29/12015 , G11C29/36
摘要： 본발명은메모리테스트동시판정시스템에관한것으로서, 가장가까운메모리장치의데이터를가장먼 메모리장치의입력시간만큼지연시켜출력함으로써, 물리적거리에따른독출데이터의입력시간차이에관계없이, 둘이상의메모리장치를동시에테스트할수 있는메모리테스트동시판정시스템을제공함에그 목적이있다. 이러한목적을달성하기위한본 발명은, 테스트를위한패턴신호를발생시켜, 어드레스라인및 커맨드라인을통해전달하는패턴발생부; 번인보드에실장되어있는가장가까운메모리장치로부터제 1 데이터라인을통해독출데이터를입력받으며, 가장먼 메모리장치로부터제 2 데이터라인을통해독출데이터를입력받는지연부; 및상기지연부로부터동시에출력된가장가까운메모리장치및 가장먼 메모리장치의독출데이터를하나의판정클럭으로동시에테스트하는판정부; 를포함하되, 상기지연부는, 상기가장가까운메모리장치의독출데이터및 가장먼 메모리장치의독출데이터의입력을각각인식하고, 가장가까운메모리장치의독출데이터를가장먼 메모리장치의독출데이터의입력시간차이만큼지연시켜출력하는것을특징으로한다.

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