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1. 发明公开

KR1020170061418A 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치 审中-实审
标题翻译：带有应力模式的校准电路和包括它的存储设备
公开(公告)号：KR1020170061418A
公开(公告)日：2017-06-05
申请号：KR1020150166418
申请日：2015-11-26
申请人： 삼성전자주식회사
发明人： 하경수
IPC分类号： G11C11/4093 , G11C7/10 , G11C29/02
CPC分类号： G11C11/4094 , G11C7/1057 , G11C7/12 , G11C11/4093 , G11C11/4096 , G11C29/021 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/12005 , G11C29/1201 , G11C29/12015 , G11C29/16 , G11C29/20 , G11C29/24 , G11C29/46 , G11C2029/0409 , G11C2029/5002 , G11C2029/5004 , G11C2207/2254 , H03K19/0005
摘要： 스트레스인가모드를갖는캘리브레이션회로및 이를포함하는메모리장치가개시된다. 본발명의기술적사상에따른메모리장치는, 제1 트랜지스터부를포함하는풀업제어코드생성부및 제2 트랜지스터부를포함하는풀다운제어코드생성부를구비하고, 캘리브레이션모드에서풀업제어코드및 풀다운제어코드를생성하기위한캘리브레이션동작을수행하며, 스트레스인가모드에서상기제1 트랜지스터부및 제2 트랜지스터부중 적어도일부를턴 온하여스트레스를인가하는캘리브레이션회로및 상기풀업제어코드및 풀다운제어코드중 적어도하나에응답하여저항값이조절되는 OCD/ODT 회로를구비하는것을특징으로한다.
摘要翻译：公开了一种具有应力模式的校准电路和包括该校准电路的存储器件。根据本发明的技术特征存储装置中，具有一个晶体管产生包括部分和产生包括一个部分下拉控制码，创建在校准模式中的上拉控制码和一个下拉控制码的第二晶体管上拉控制码，和执行校准操作时，第一晶体管和用于施加一个应力开启的至少一部分所述第二晶体管bujung校准电路，和上拉控制码和一个下拉控制码在所述应力施加模式的电阻值至少花枝响应并控制一个OCD / ODT电路。

2. 发明公开

KR1020160139496A 반도체장치 및 반도체시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020160139496A
公开(公告)日：2016-12-07
申请号：KR1020150074309
申请日：2015-05-27
申请人： 에스케이하이닉스 주식회사
发明人： 최근호 , 주용석
IPC分类号： G11C29/04 , G11C29/18 , G11C8/06
CPC分类号： G01R31/3177 , G01R31/28 , G11C29/1201 , G11C29/12015 , G11C29/18 , G11C29/32 , G11C29/36
摘要： 반도체시스템은커맨드어드레스를출력하는컨트롤러및 상기커맨드어드레스의조합에따라테스트모드에진입하여상기커맨드어드레스에의해다수의제어코드를생성하고, 상기다수의제어코드를직렬화하여생성되는제1 출력데이터를하나의패드를통해출력하는반도체장치를포함한다.
摘要翻译：半导体系统可以包括控制器和半导体器件。控制器可以输出命令/地址信号。半导体器件可以根据命令/地址信号的组合在测试模式中从命令/地址信号生成多个控制代码。半导体器件可以通过单个焊盘输出通过串行化多个控制代码和第一输出数据而产生的第一输出数据。

3. 发明公开

KR1020160104478A 반도체장치 및 이를 포함하는 반도체시스템 审中-实审
标题翻译：使用相同的半导体器件和半导体系统
公开(公告)号：KR1020160104478A
公开(公告)日：2016-09-05
申请号：KR1020150027587
申请日：2015-02-26
申请人： 에스케이하이닉스 주식회사
发明人： 김나연
IPC分类号： G11C29/02 , G11C11/401 , G11C11/4076 , G11C29/04 , G11C29/50 , G11C29/12 , G11C29/56
CPC分类号： G11C29/50012 , G11C29/02 , G11C29/022 , G11C29/023 , G11C29/56012 , G11C11/4076 , G11C29/12015
摘要： 반도체장치는테스트인에이블신호에응답하여클럭으로부터펄스폭이다르게설정되는제1 구간펄스및 제2 구간펄스를포함하는합성클럭을생성하는합성클럭생성부및 상기합성클럭에응답하여테스트신호를래치하여플래그신호를생성하는플래그신호생성부를포함한다.
摘要翻译：一种半导体器件，包括：合成时钟产生单元，被配置为产生合成时钟，其中所述合成时钟产生单元包括第一间隔脉冲和响应于测试使能信号而与时钟不同地设定脉冲宽度的第二间隔脉冲; 以及标志信号生成单元，被配置为通过响应于所述合成时钟来锁存测试信号来生成标志信号。因此，本发明是提供一种可以有效地测量建立和保持时间的半导体系统。

4. 发明公开

KR1020160062418A 메모리 제어 장치 및 방법 有权
标题翻译：用于控制存储器的装置及其方法
公开(公告)号：KR1020160062418A
公开(公告)日：2016-06-02
申请号：KR1020140165094
申请日：2014-11-25
申请人： 단국대학교 산학협력단
发明人： 장우영
IPC分类号： G11C29/42 , G11C29/36 , G11C7/10 , G11C29/02 , G11C29/12 , G11C29/44
CPC分类号： G11C29/42 , G11C7/1045 , G11C29/023 , G11C29/12015 , G11C29/36 , G11C2029/4402
摘要： 본발명의실시예에따른메모리제어장치는하나이상의요청신호를저장하는버퍼부, 저장된요청신호중 데이터워드일부에대한복수개의쓰기요청신호가존재하는경우, 상기복수개의쓰기요청신호의대상이되는데이터워드모두에대하여읽기를수행하도록메모리를제어하는제어부를포함하고, 제어부는복수개의쓰기요청신호의대상이되는데이터워드모두에대하여읽기가수행된이후, 복수개의쓰기요청신호의대상이되는데이터워드모두에대하여쓰기를수행하도록메모리를제어한다,
摘要翻译：本发明涉及一种在对数据字的一部分执行写入操作时有效地操作存储器的存储器控制装置和存储器控制方法。根据本发明的一个实施例，存储器控制装置包括：缓冲单元，用于存储至少一个请求信号; 以及控制单元，用于当存储的请求信号中存在关于数据字的一部分的写入请求信号时，控制存储器，以读取写入请求信号所针对的所有数据字。在读取写请求信号所针对的所有数据字之后，控制单元控制存储器写入写入请求信号所针对的所有数据字。

5. 发明公开

KR1020160049522A 반도체 시스템 및 그 데이터 트래이닝 방법 有权
标题翻译：半导体系统及其数据训练方法
公开(公告)号：KR1020160049522A
公开(公告)日：2016-05-09
申请号：KR1020160048775
申请日：2016-04-21
申请人： 에스케이하이닉스 주식회사
发明人： 윤상식
IPC分类号： G11C29/02 , G11C29/12 , G06F1/06 , G06F11/07 , G06F11/16
CPC分类号： G11C29/02 , G06F1/06 , G06F11/07 , G06F11/0766 , G06F11/0772 , G06F11/167 , G11C29/023 , G11C29/028 , G11C29/12015
摘要： 반도체시스템은트래이닝모드신호에응답하여오류신호를생성하고, 상기오류신호를오류신호핀을통해전송하도록구성된복수의반도체메모리; 강제로자신이원하는타이밍에상기오류신호를활성화시키기위한상기트래이닝모드신호를생성하며, 상기오류신호핀을통해수신한상기오류신호를이용하여상기복수의반도체메모리중에서어느하나에대한데이터트래이닝을수행하도록구성된메모리컨트롤러를포함하고, 상기데이터트래이닝은상기메모리컨트롤러가데이터패일을방지하도록 2진데이터비트들을갖는데이터패턴을상기반도체메모리기록하는과정을더 포함하며, 상기오류신호를상기오류신호핀을통해상기메모리컨트롤러로전송함으로써데이터통신오류가발생하였음을상기메모리컨트롤러에경고하도록구성될수 있다.
摘要翻译：提供了一种即使不使用多用途寄存器（MPR）也能进行数据训练的半导体系统及其数据训练方法。半导体系统包括：多个半导体存储器，被配置为响应于训练模式信号产生误差信号，并通过误差信号引脚发送误差信号; 以及存储器控制器，其被配置为产生训练模式信号，以在期望的定时强制地启动所述误差信号，并且通过使用通过所述误差信号引脚接收的误差信号对所述多个半导体存储器中的一个进行数据训练，其中所述数据训练还包括存储器控制器的写入处理，其中过程正在半导体存储器中写入具有二进制数据位的数据模式以防止数据故障，并且半导体系统被配置为通过错误将错误信号发送到存储器控制器信号引脚，以提醒内存控制器发生数据通信错误。

6. 发明公开

KR1020160018098A 반도체 장치의 테스트 회로 및 테스트 방법 审中-实审
标题翻译：半导体器件的测试电路和测试方法
公开(公告)号：KR1020160018098A
公开(公告)日：2016-02-17
申请号：KR1020140102176
申请日：2014-08-08
申请人： 에스케이하이닉스 주식회사
发明人： 구기봉 , 윤병국
IPC分类号： G01R31/26
CPC分类号： H03K21/08 , G01R31/30 , G11C29/021 , G11C29/12015 , G11C29/50 , G11C29/50012
摘要： 반도체장치의테스트회로는주기신호카운팅부, 클럭신호카운팅부및 업데이트레지스터를포함한다. 상기주기신호카운팅부는주기신호를기설정된횟수만큼카운팅한후 오버플로우신호를인에이블시킨다. 상기클럭신호카운팅부는상기오버플로우신호가인에이블될때까지내부클럭신호를카운팅하여클럭카운팅코드를출력한다. 상기업데이트레지스터는상기오버플로우신호에기초하여상기클럭카운팅코드를수신하여저장한다.
摘要翻译：半导体器件测试电路包括周期性信号计数单元，时钟信号计数单元和更新电阻器。周期信号计数单元对周期信号进行计数直到预定时间，并使能溢出信号。时钟信号计数单元对内部时钟信号进行计数，直到溢出信号使能为止，并输出时钟计数代码。更新电阻根据溢出信号接收并存储时钟计数码。

7. 发明公开

KR1020140082196A 반도체 장치 审中-实审
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR1020140082196A
公开(公告)日：2014-07-02
申请号：KR1020120151783
申请日：2012-12-24
申请人： 에스케이하이닉스 주식회사
发明人： 윤영준
IPC分类号： G11C29/00
CPC分类号： G11C29/12015 , G01R31/31701 , G01R31/318541 , G01R31/318558 , G01R31/318572 , G11C29/32
摘要： A semiconductor apparatus comprises a receiving unit, a signal processing unit, a muxing unit, a latch unit and a clock selecting unit. The receiving unit receives a plurality of input signals applied respectively through a plurality of pads. The signal processing unit processes the plurality of input signals received through the receiving unit and outputs the input signals as a plurality of internal signals. The muxing unit selects the plurality of internal signals as a plurality of mux output signals or test input data and a plurality of latch signals as a plurality of mux output signals in response to input and output selection signals. The latch unit outputs the plurality of mux output signals as a plurality of latch signals and a final output signal in response to a latch clock. The clock selecting unit outputs any one of a test clock and an internal clock as a latch clock in response to a test mode signal.
摘要翻译：半导体装置包括接收单元，信号处理单元，复用单元，锁存单元和时钟选择单元。接收单元接收分别通过多个焊盘施加的多个输入信号。信号处理单元处理通过接收单元接收的多个输入信号，并将输入信号作为多个内部信号输出。多路复用单元响应于输入和输出选择信号，将多个内部信号选择为多个复用输出信号或测试输入数据和多个锁存信号作为多个复用输出信号。锁存单元响应于锁存时钟将多个复用输出信号输出为多个锁存信号和最终输出信号。响应于测试模式信号，时钟选择单元输出测试时钟和内部时钟中的任何一个作为锁存时钟。

8. 发明公开

KR1020130072071A 반도체 집적회로 및 그의 테스트 방법 无效
标题翻译：半导体集成电路及其测试方法
公开(公告)号：KR1020130072071A
公开(公告)日：2013-07-01
申请号：KR1020110139618
申请日：2011-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 차진엽 , 김재일
IPC分类号： G11C29/10 , G11C11/4063
CPC分类号： G11C29/14 , G11C11/4093 , G11C29/02 , G11C29/12015 , G11C29/36
摘要： PURPOSE: A semiconductor integrated circuit and a method of testing the same are provided to test latch capability of a latch circuit, thereby monitoring fault in the latch circuit. CONSTITUTION: A test signal generating unit (21) generates a test signal with sequentially changing driving force in response to a test code signal. A switching unit (213) outputs the test signal selectively in response to a clock signal. A latch unit (215) is configured to latch the test signal outputted from the switching unit. An input node of the latch unit is initially latched in a logical level opposite to a logical level of the test signal in response to an initialize signal.
摘要翻译：目的：提供半导体集成电路及其测试方法来测试锁存电路的锁存能力，从而监视锁存电路中的故障。构成：测试信号生成单元（21）响应于测试代码信号产生具有顺序变化的驱动力的测试信号。切换单元（213）响应于时钟信号有选择地输出测试信号。闩锁单元（215）被配置为锁存从开关单元输出的测试信号。响应于初始化信号，锁存单元的输入节点最初被锁存在与测试信号的逻辑电平相反的逻辑电平。

9. 发明公开

KR1020130050852A 어드레스 디코딩 방법과 이를 이용한 반도체 메모리 장치 无效
标题翻译：用于解码地址和半导体器件的方法
公开(公告)号：KR1020130050852A
公开(公告)日：2013-05-16
申请号：KR1020110116135
申请日：2011-11-08
申请人： 에스케이하이닉스 주식회사
发明人： 추신호
IPC分类号： G11C8/10 , G11C8/18
CPC分类号： G11C8/18 , G11C29/1201 , G11C29/12015 , G11C29/18
摘要： PURPOSE: An address decoding method and a semiconductor memory device are provided to prevent a read operation fail and a write operation fail by generating an output enable signal synchronized with a rising edge of a strobe block. CONSTITUTION: A strobe clock generating unit(10) generates a strobe clock whose delay amount is controlled according to first to third test mode signals which are selectively enabled in response to a read signal or a write signal. An internal address generating unit(20) latches an address in response to a first level of the strobe clock and decodes the address in response to a second level of the strobe clock. An output enable signal generating unit(30) generates an output enable signal which is selectively enabled by decoding an internal address. [Reference numerals] (10) Strobe clock generating unit; (21) First internal address generating unit; (22) Second internal address generating unit; (30) Output enable signal generating unit
摘要翻译：目的：提供地址解码方法和半导体存储器件，以防止读操作失败，并且通过产生与选通块的上升沿同步的输出使能信号来执行写操作。构成：选通时钟生成单元（10）产生选通时钟，其延迟量根据读取信号或写入信号而选择性地使能的第一至第三测试模式信号被控制。内部地址生成单元（20）响应于选通时钟的第一电平而锁存地址，并响应于选通时钟的第二电平对地址进行解码。输出使能信号生成单元（30）生成输出使能信号，其通过对内部地址进行解码而选择性地使能。（附图标记）（10）频闪时钟发生单元; （21）第一内部地址生成单元; （22）第二内部地址生成单元; （30）输出使能信号发生单元

10. 发明公开

KR1020120079740A 테스트 회로 및 이를 구비하는 테스트 시스템 无效
标题翻译：测试电路和测试系统，包括它们
公开(公告)号：KR1020120079740A
公开(公告)日：2012-07-13
申请号：KR1020110001100
申请日：2011-01-05
申请人： 에스케이하이닉스 주식회사
发明人： 김용호 , 엄호석
IPC分类号： G11C29/10
CPC分类号： G11C29/14 , G11C29/022 , G11C29/1201 , G11C29/12015
摘要： PURPOSE: A test circuit and a test system including the same are provided to perform a test operation by sensing a start point and a finish point of a program in the outside based on an internal signal. CONSTITUTION: A program state sensing unit(100) generates a program idle signal based on a plurality of internal program activation signals. A bypass circuit(200) outputs one of an output signal and a timing output signal to a data output pad based on the program idle signal and a test mode signal.
摘要翻译：目的：提供一种测试电路和包括该测试电路的测试系统，以通过基于内部信号感测外部程序的起始点和终点来执行测试操作。构成：程序状态检测单元（100）基于多个内部程序激活信号产生程序空闲信号。旁路电路（200）基于程序空闲信号和测试模式信号将输出信号和定时输出信号中的一个输出到数据输出焊盘。

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