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21. 发明授权

KR101178970B1 두 개 이상의 장치 구조 형성을 위해 폭을 변경하는 마스크 개구를 이용한 반도체 공정 失效
标题翻译：一个半导体工艺，使用变化的宽度来形成两个或多个器件结构
公开(公告)号：KR101178970B1
公开(公告)日：2012-08-31
申请号：KR1020100088863
申请日：2010-09-10
申请人： 인터실 아메리카스 엘엘씨
发明人： 프랑수아허버트 , 애론기비 , 스티븐조셉골
IPC分类号： H01L29/735 , H01L21/027
CPC分类号： H01L21/743 , H01L21/76229 , H01L21/8222 , H01L21/8228 , H01L21/8249 , H01L27/0733 , H01L28/90 , H01L29/66272
摘要： 반도체 소자의 구조 및 방법은 폭을 변경하는 마스크 개구를 이용하여, 상이한 깊이, 상이한 물질, 및 상이한 기능의 구조들을 형성할 수 있다. 횡형 바이폴라 트랜지스터의 다른 구조들 중에서, 예를 들어, 얕은 트렌치 소자분리(STI: shallow trench isolation), 깊은 소자분리(deep isolation), 트렌치 커패시터들, 베이스, 이미터, 및 컬렉터를 형성하는 구조 및 방법들이 개시된다.

22. 发明公开

KR1020120018142A 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 有权
标题翻译：半导体基板，用于制造半导体基板的工艺和电子器件
公开(公告)号：KR1020120018142A
公开(公告)日：2012-02-29
申请号：KR1020117026300
申请日：2010-05-19
申请人： 스미또모 가가꾸 가부시키가이샤
发明人： 이찌까와,오사무
IPC分类号： H01L29/737
CPC分类号： H01L29/7786 , H01L21/0237 , H01L21/02461 , H01L21/02463 , H01L21/02538 , H01L21/02573 , H01L21/8252 , H01L27/0605 , H01L29/207 , H01L29/66462 , H01L29/812 , H01L29/737 , H01L21/8222
摘要： 본 발명은, 제1 반도체와, 제1 반도체의 상측에 형성된 제2 반도체를 구비하며, 제2 반도체는 P형의 전도형을 나타내는 불순물 또는 N형의 전도형을 나타내는 제1 불순물 원자와, 제2 반도체가 제1 불순물 원자를 갖는 경우의 페르미 준위를 제2 반도체가 제1 불순물 원자를 갖지 않는 경우의 페르미 준위에 접근시키는 제2 불순물 원자를 갖는 반도체 기판을 제공한다. 일례로서 해당 제2 반도체의 다수 캐리어는 전자이며, 제2 불순물 원자는 제1 불순물 원자를 갖는 제2 반도체의 페르미 준위를 하강시킨다. 제2 반도체는 3-5족 화합물 반도체이고, 제2 불순물 원자가 베릴륨, 붕소, 탄소, 마그네슘 및 아연으로 이루어지는 군으로부터 선택된 적어도 하나일 수도 있다.

23. 发明授权

KR101075784B1 메사형 반도체 장치 및 그 제조 방법 失效
标题翻译： MESA型半导体器件及其制造方法
公开(公告)号：KR101075784B1
公开(公告)日：2011-10-24
申请号：KR1020090051112
申请日：2009-06-09
申请人： 산요덴키가부시키가이샤 , 산요 세미컨덕터 컴퍼니 리미티드 , 산요 한도타이 세이조우 가부시키가이샤
发明人： 세끼가쯔유끼 , 쯔찌야나오후미 , 스즈끼아끼라 , 오까다기꾸오
IPC分类号： H01L21/329 , H01L21/316 , H01L29/73
CPC分类号： H01L21/8222 , H01L21/02118 , H01L21/312 , H01L21/31662 , H01L27/0814 , H01L2924/10155
摘要： PN 접합부 PNJC에닿는메사홈내벽(11)의제2 절연막(10)의두께가얇아져내압의열화나리크전류가발생한다고하는종래의문제를염가의재료를사용함으로써해결하고, 고내압, 고신뢰성의메사형반도체장치및 그제조방법의확립을도모한다. 메사형반도체장치의메사홈(5) 내벽에열 산화막(6)으로이루어지는안정된보호막을형성하여 PN 접합부 PNJC를피복보호함과함께, N-형반도체층(2)의열 산화막(6)과의계면에전자의축적층이형성되기어렵도록, 메사홈(5) 내의열 산화막(6) 사이에끼워진공극에음전하를갖는절연막(7)을매립한다. 이러한구성을채용함으로써열 산화막(6) 중의양전하에의한영향을약하게하여열 산화막(6)과의계면에서의 N-형반도체층(2)으로의공핍층의넓어짐을확보한다.

24. 发明授权

KR100699607B1 쇼트키 바리캡 생성 방법 有权
标题翻译：一种产生肖特基氏菌的方法
公开(公告)号：KR100699607B1
公开(公告)日：2007-03-23
申请号：KR1020017013984
申请日：2001-02-13
申请人： 코닌클리케 필립스 엔.브이.
发明人： 데커로날드 , 매스헨리쿠스지알 , 헤린가안코 , 슬리그텐호스트홀거
IPC分类号： H01L29/93
CPC分类号： H01L29/66174 , H01L21/8222 , H01L27/0664 , H01L29/93
摘要： 본 발명은 쇼트키 바리캡(Schottky varicap)(25) 생성 방법에 관한 것으로서 (a) 에피택셜 층(12)을 반도체 기판(1) 상에 제공하는 단계와, (b) 에피택셜 층(12)의 표면의 사전결정된 영역 상에 산화물 막과 질화물 막을 포함하는 절연 막을 제공하는 단계와, (c) 폴리실리콘 층(6)을 증착하는 단계와, (d) 제 1 고열 단계를 실행하여 보호 링(a guard ring)(10)을 사전결정된 제 1 영역 주위로 확산시키는 단계와, (e) 폴리실리콘 층(6)의 사전결정된 부분을 제거하여 제 1 실리콘 질화물 막(5)을 노출시키는 단계와, (f) 적어도 제 1 산화물 막(4)을 통해 원자를 주입하여 사전결정된 바리캡 도핑 프로파일을 제공하는 단계와, (g) 제 2 고열 단계를 실행하여 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계와, (h) 제 1 산화물 막(4)을 제거하여 노출된 영역을 제공하는 단계와, (i) 쇼트키 전극(17)을 노출된 영역 상에 제공하는 단계를 포함한다.

25. 发明授权

KR100604527B1 바이폴라 트랜지스터 제조방법 失效
标题翻译：制造双极晶体管的方法
公开(公告)号：KR100604527B1
公开(公告)日：2006-07-24
申请号：KR1020030101064
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 송유선
IPC分类号： H01L29/73
CPC分类号： H01L29/66272 , H01L21/8222
摘要： 본 발명은 반도체 소자의 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 소자분리막 형성시 측벽과 바닥에 이미터와 컬렉터 확산층을 형성하여 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 상기 목적은 바이폴라 트렌지스터 제조방법에 있어서, 반도체 기판에 소자분리막 형성을 위한 트렌치를 형성하는 단계; 상기 기판에 포토레지스트 패턴을 형성하고 바이폴라 트랜지스터가 형성될 영역인 트렌치의 측벽 및 하부에 이온주입 공정을 진행하여 이미터 및 콜렉터를 형성하는 단계; 상기 포토레지스트를 제거하는 단계 및 상기 트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트렌지스터 제조방법에 의해 달성된다.
따라서, 본 발명의 바이폴라 트랜지스터 제조방법은 소자분리막 형성시 소자분리막을 위한 식각이 완료된 후 측벽과 바닥에 이미터와 컬렉터 확산층을 형성함으로써 소자의 면적을 최소화하였고, 고온 확산 공정없이 소자분리막을 이용한 깊은 불순물 확산층을 제공할 수 있고, 높은 증폭률과 함께 높은 전류 구동 능력을 제공할 수 있는 효과가 있다.
바이폴라 트랜지스터, 이미터, 콜렉터, 소자분리막

26. 发明授权

KR100388410B1 반도체 장치 및 그 제조 방법 失效
标题翻译： 반도체장치및그제조방법
公开(公告)号：KR100388410B1
公开(公告)日：2003-06-25
申请号：KR1020000070209
申请日：2000-11-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 사또기미또시 , 야마모또후미또시 , 오노다히로시 , 야마시따야스노리
IPC分类号： H01L21/328
CPC分类号： H01L21/8222 , H01L27/0825
摘要： A base of a low breakdown voltage npn bipolar transistor has p diffusion layers. A field insulating layer is formed on the p diffusion layer located between the p diffusion layer and an emitter, while the p diffusion layer encloses the surface of the emitter and has a window part immediately under the emitter. Thus, a semiconductor device and a method of fabricating the same capable of suppressing dispersion of a current amplification factor hFE in a wafer plane of the low breakdown voltage transistor and fabricating the low breakdown voltage transistor and a high breakdown voltage transistor through simple steps are obtained.
摘要翻译：低击穿电压npn双极晶体管的基极具有p + 扩散层。场绝缘层形成在p + 扩散层位于p + 扩散层和发射体，而p + 扩散层包围发射器的表面并且在发射器的正下方具有窗口部分。因此，获得了能够抑制在低击穿电压晶体管的晶圆平面中的电流放大因子hFE的分散并且通过简单步骤制造低击穿电压晶体管和高击穿电压晶体管的半导体器件及其制造方法。

27. 发明授权

KR1019910002294B1 반도체장치의제조방법 失效
标题翻译：半导体器件的制造
公开(公告)号：KR1019910002294B1
公开(公告)日：1991-04-11
申请号：KR1019840007463
申请日：1984-11-28
申请人： 후지쯔 가부시끼가이샤
发明人： 야마우찌쓰네노리
IPC分类号： H01L21/265 , H01L29/73
CPC分类号： H01L21/8222 , H01L21/2253 , H01L21/8248 , H01L29/0804 , Y10S438/919
摘要： 내용 없음.

28. 发明公开

KR1020110129891A 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 有权
标题翻译：半导体衬底，其制造方法和电子器件
公开(公告)号：KR1020110129891A
公开(公告)日：2011-12-02
申请号：KR1020117021193
申请日：2010-04-02
申请人： 스미또모 가가꾸 가부시키가이샤
发明人： 이찌까와,오사무
IPC分类号： H01L29/73 , H01L21/331
CPC分类号： H01L27/0605 , H01L21/8252 , H01L29/7371 , H01L29/7785 , H01L29/7786 , H01L29/73 , H01L21/326 , H01L21/8222
摘要： 본 발명은 단일 반도체 기판 상에 HBT 및 FET와 같은 복수 상이한 종류의 디바이스를 형성하는 데에 적합한 화합물 반도체 기판을 제공한다. 제1 반도체와, 제1 반도체 상에 형성된, 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층과, 캐리어 트랩층 상에 에피택셜 성장되고, 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체와, 제2 반도체 상에 에피택셜 성장한 N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체, 또는 상기 제2 반도체 상에 에피택셜 성장한 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체를 구비하는 반도체 기판을 제공한다.

29. 发明公开

KR1020100132953A 절연 ＣＭＯＳ 및 바이폴라 트랜지스터 有权
标题翻译：隔离CMOS和双极晶体管，其隔离结构及其制造方法
公开(公告)号：KR1020100132953A
公开(公告)日：2010-12-20
申请号：KR1020107020401
申请日：2009-02-17
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 디즈니도날드알. , 윌리엄스리차드케이.
IPC分类号： H01L21/18 , H01L21/8249
CPC分类号： H01L21/761 , H01L21/76243 , H01L21/76267 , H01L21/763 , H01L21/8222 , H01L21/82285 , H01L21/823878 , H01L21/823892 , H01L27/0825 , H01L27/0826 , H01L29/41708 , H01L29/732
摘要： 반도체 기판 안에 형성된 절연 트랜지스터는 침강 플로어 절연 영역 및 기판의 표면에서 플로어 절연 영역으로 하방 연장하는 충전 트렌치를 포함한다. 플로어 절연 영역과 충전 트렌치는 함께 기판의 절연 포켓을 형성한다. 다른 실시예에서, 도핑된 측벽 영역이 트렌치의 바닥에서 플로어 절연 영역으로 하방 연장한다. 기판은 에피택셜 레이어를 포함하지 않아 그 제작과 관련되는 많은 문제점을 극복한다.

30. 发明公开

KR1020090129346A 메사형 반도체 장치 및 그 제조 방법 失效
标题翻译： MESA型半导体器件及其制造方法
公开(公告)号：KR1020090129346A
公开(公告)日：2009-12-16
申请号：KR1020090051112
申请日：2009-06-09
申请人： 산요덴키가부시키가이샤 , 산요 세미컨덕터 컴퍼니 리미티드 , 산요 한도타이 세이조우 가부시키가이샤
发明人： 세끼가쯔유끼 , 쯔찌야나오후미 , 스즈끼아끼라 , 오까다기꾸오
IPC分类号： H01L21/329 , H01L21/316 , H01L29/73
CPC分类号： H01L21/8222 , H01L21/02118 , H01L21/312 , H01L21/31662 , H01L27/0814 , H01L2924/10155
摘要： PURPOSE: A mesa type semiconductor device and a method of manufacturing the same are provided to reduce the amount of positive charge of a thermal oxide film by adopting hydrogen annealing in order to reduce a dangling bond generated from the interface of the thermal oxide film and an N- type semiconductor layer. CONSTITUTION: In a device, an N type impurity is coated over an N+ type semiconductor substrate(1). A semiconductor layer is grown up on the surface of the N+ type semiconductor substrate through an epitaxial method. The N type semiconductor layer(2) of the low concentration is formed by making grow up the semiconductor layer on the surface of the N+ type semiconductor substrate. The N type semiconductor layer has a double layer of the N- type and N+ type. A P-type semiconductor layer(3) is formed by dispersing P-type impurity on the surface of the N- type semiconductor layer. A PN junction(PNJC) is formed in an interface of the P-type semiconductor layer and N- type semiconductor layer. The whole thickness of the N+ type semiconductor substrate, an N+ type semiconductor layer, the P-type semiconductor is 200um.
摘要翻译：目的：提供台面型半导体器件及其制造方法，以通过采用氢退火来减少热氧化膜的正电荷量，以减少由热氧化膜的界面产生的悬挂键和 N-型半导体层。构成：在器件中，N型杂质涂覆在N +型半导体衬底（1）上。半导体层通过外延法生长在N +型半导体衬底的表面上。通过在N +型半导体衬底的表面上生长半导体层来形成低浓度的N型半导体层（2）。 N型半导体层具有N型和N +型双层。通过在N型半导体层的表面上分散P型杂质形成P型半导体层（3）。 PN结（PNJC）形成在P型半导体层和N-型半导体层的界面中。 N +型半导体衬底，N +型半导体层，P型半导体的整体厚度为200um。

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