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21. 发明公开

KR1020140129610A 적층 세라믹 전자부품 및 그 실장 기판 有权
标题翻译：多层陶瓷电子部件和安装板
公开(公告)号：KR1020140129610A
公开(公告)日：2014-11-07
申请号：KR1020130048125
申请日：2013-04-30
申请人： 삼성전기주식회사
发明人： 김위헌 , 오대복 , 이재훈 , 김상혁 , 최재열
IPC分类号： H01G4/12 , H01G4/30 , H01G2/06
CPC分类号： H01G4/01 , H01G2/06 , H01G4/005 , H01G4/06 , H01G4/12 , H01G4/30 , H05K1/181 , H05K3/3442 , H05K2201/10015 , H05K2201/10454
摘要： 본 발명은 적층 세라믹 전자부품 및 그 실장 기판에 관한 것으로, 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성된 상부 커버층; 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 하부 커버층의 두께를 Tb라 하면, 0.03 ≤ Tb/T ≤ 0.25를 만족하는 적층 세라믹 전자부품을 제공한다.
摘要翻译：本发明涉及一种多层陶瓷电子部件及其安装基板。提供了包括六边形陶瓷体的多层陶瓷电子部件，其包括电介质层，并且具有满足T / W> 1.0的长度（L），宽度（W）和厚度（T）包括多个第一和第二内部电极的有源层，其通过插入介电层交替地暴露于陶瓷体的两个横截面，并形成容量; 顶层，形成在有源层的上侧; 底层覆盖层，其形成在有源层的下侧，并且与顶盖层相比具有厚的厚度; 以及覆盖陶瓷体的两个截面的第一和第二外部电极。如果底层的厚度为Tb，则满足0.03 <= Tb / T <= 0.25。

22. 发明授权

KR101405829B1 전자부품 및 선택방법 有权
标题翻译：电子元件和选择方法
公开(公告)号：KR101405829B1
公开(公告)日：2014-06-12
申请号：KR1020120092361
申请日：2012-08-23
申请人： 가부시키가이샤 무라타 세이사쿠쇼
发明人： 후지이야스오
IPC分类号： H01G4/12 , H01G2/06 , H05K1/18
CPC分类号： H05K3/32 , H01G4/01 , H01G4/012 , H01G4/2325 , H01G4/30 , H05K1/0295 , H05K1/111 , H05K3/3442 , H05K2201/2045 , Y10T29/4913
摘要： 본 발명은 회로 설계에 있어서 높은 자유도를 얻으면서 울림을 억제할 수 있는 전자부품 및 선택방법을 제공하는 것이다.
적층체(11)는 복수의 세라믹층(17)이 적층되어 이루어지고, z축방향의 양 끝에 위치하는 상면 및 바닥면, 서로 대향하는 단면, 그리고 서로 대향하고 있는 측면을 가지고 있다. 콘덴서 도체(30, 32)는 세라믹층(17)과 함께 적층되며, 세라믹층(17)을 개재하여 서로 대향하고 있다. 제1 외부전극 및 제2 외부전극은 한쪽 단면 및 한쪽 측면에 각각 마련되며, 또한 콘덴서 도체(30)와 접속되어 있다. 제3 외부전극 및 제4 외부전극은 다른쪽 단면 및 다른쪽 측면에 각각 마련되며, 콘덴서 도체(32)와 접속되어 있다.

23. 发明公开

KR1020130084852A 적층 세라믹 전자부품 및 이의 제조방법 审中-实审
标题翻译：多层陶瓷电子部件及其制造方法
公开(公告)号：KR1020130084852A
公开(公告)日：2013-07-26
申请号：KR1020120005750
申请日：2012-01-18
申请人： 삼성전기주식회사
发明人： 전병준 , 이규하 , 구현희 , 김창훈 , 박명준
IPC分类号： H01G4/12 , H01G4/30
CPC分类号： H01G4/005 , H01G4/01 , H01G4/012 , H01G4/12 , H01G4/30 , Y10T29/43
摘要： PURPOSE: A laminated ceramic electronic component and a manufacturing method thereof are provided to manufacture a product of high-capacity by reducing thickness deviation of an outer electrode. CONSTITUTION: Multiple inner electrodes (21,22) are laminated inside a ceramic body (10). Outer electrodes (31,32) are formed on the outside of the ceramic body. The outer electrodes are electrically connected to the inner electrodes. The average thickness of the outer electrode is 10 μm or less. A capacity forming unit forms capacity.
摘要翻译：目的：提供层压陶瓷电子部件及其制造方法，通过减小外部电极的厚度偏差来制造高容量的产品。构成：多个内电极（21,22）层压在陶瓷体（10）内。外电极（31,32）形成在陶瓷体的外侧。外部电极电连接到内部电极。外部电极的平均厚度为10μm以下。容量形成单元形成容量。

24. 发明公开

KR1020110077797A 적층 세라믹 커패시터 및 그 제조방법 有权
标题翻译：多层陶瓷电容器及其制造方法
公开(公告)号：KR1020110077797A
公开(公告)日：2011-07-07
申请号：KR1020090134458
申请日：2009-12-30
申请人： 삼성전기주식회사
发明人： 허강헌 , 김두영 , 하문수 , 이철승
IPC分类号： H01G4/30
CPC分类号： H01G4/12 , H01G4/005 , H01G4/008 , H01G4/01 , Y10T29/435
摘要： PURPOSE: A multilayer ceramic capacitor and a manufacturing method thereof are provided to suppress blister and crack between a capacity unit and a protection unit by improving adhesion between the capacity unit and the protection layer. CONSTITUTION: A ceramic element(110) includes a capacity unit(110B) and a protection layer(110A) which is formed on the upper and lower sides of the capacity unit. The capacity unit includes a plurality of dielectric element layers(111) and a plurality of first and second internal electrodes(120a,120b). The first and second internal electrodes are electrically insulated by the dielectric layer. The protection layer is formed on the upper side or lower side of the capacity unit. A first external electrode(130a) and a second external electrode(130b) are electrically connected to the first and second internal electrodes exposed in the stack direction of the dielectric layer.
摘要翻译：目的：提供一种多层陶瓷电容器及其制造方法，其通过提高容量单元与保护层之间的粘附性来抑制电容单元与保护单元之间的起泡和裂纹。构成：陶瓷元件（110）包括形成在容纳单元的上侧和下侧的容量单元（110B）和保护层（110A）。容量单元包括多个电介质层（111）和多个第一和第二内部电极（120a，120b）。第一和第二内部电极通过电介质层电绝缘。保护层形成在容量单元的上侧或下侧。第一外部电极（130a）和第二外部电极（130b）电连接到在电介质层的堆叠方向上暴露的第一和第二内部电极。

25. 发明授权

KR101032342B1 임베디드 커패시터 및 이를 이용한 임베디드 커패시터 시트, 및 그의 제조방법 失效
标题翻译：嵌入式电容器，嵌入式电容器片与其制造方法相同
公开(公告)号：KR101032342B1
公开(公告)日：2011-05-02
申请号：KR1020090035827
申请日：2009-04-24
申请人： 삼화콘덴서공업주식회사
发明人： 이경민 , 윤중락 , 한정우 , 이상원
IPC分类号： H01G5/011 , H01G5/013 , B82Y30/00
CPC分类号： H01G4/33 , H01G4/01 , H01G4/1209 , H01G4/1218 , H05K1/162 , H05K2201/0195 , H05K2201/0209 , H05K2201/0257 , H05K2201/0373 , H05K2203/135
摘要： 본 발명은 표면적을 증가시켜 단위면적당 용량을 증가시킬 수 있으며, 임베디드 커패시터를 시트로 형성하여 임베디드 인쇄회로기판에 용이하게 적층할 수 있는 임베디드 커패시터 및 이를 이용한 임베디드 커패시터 시트, 및 그의 제조방법에 관한 것으로, 본 발명의 임베디드 커패시터는 복수개의 홈(11a)이 형성되는 공통전극부재(11)와; 공통전극부재(11)에 형성되는 복수개의 홈(11a)에 고유전율을 갖는 나노 유전체분말을 매립하여 형성되는 매립유전층(12)과; 매립유전층(12)에 에폭시 20 Vol% 내지 80 Vol%와 유전체분말 20 Vol% 내지 80 Vol%로 이루어지는 페이스트나 슬러리를 도포하여 매립유전층(12)에 의한 요철을 매립하여 평탄화시키는 버퍼유전층(13)과; 버퍼유전층(13)에 형성되는 개별전극부재(14)로 구성됨을 특징으로 한다.
임베디드, 커패시터, 시트, 인쇄회로기판, 유전층, 전극부재

26. 发明公开

KR1020100065934A 캐패시터 구조체 有权
标题翻译：电容结构
公开(公告)号：KR1020100065934A
公开(公告)日：2010-06-17
申请号：KR1020080124533
申请日：2008-12-09
申请人： 매그나칩 반도체 유한회사
发明人： 유유신
IPC分类号： H01G4/005 , H01G4/018
CPC分类号： H01G4/33 , H01G4/01 , H01G4/232 , H01L23/5223 , H01L28/75 , H01L28/90 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: Capacitor structures are provided to increase capacitance by forming a via hole in the same shape according to the shape of a conductive layer. CONSTITUTION: A first electrode(100) is composed of a plurality of conductive layers(ML1-ML4). Each layer comprises one or more openings. Each layer is connected in a vertical direction through a first via(V1-V3). A plurality of second electrodes(102) is made up of a plurality of layers. Each layer is connected in a vertical direction through a second via. A dielectric body(104) is formed between the first electrode and the second electrode. The first via is formed into the same shape as the first electrode. The second via is formed into the same shape as the second electrode.
摘要翻译：目的：通过根据导电层的形状形成相同形状的通孔来提供电容结构以增加电容。构成：第一电极（100）由多个导电层（ML1-ML4）构成。每个层包括一个或多个开口。每层通过第一通孔（V1-V3）沿垂直方向连接。多个第二电极（102）由多层构成。每层通过第二通孔在垂直方向连接。在第一电极和第二电极之间形成电介质体（104）。第一通孔形成为与第一电极相同的形状。第二通孔形成与第二电极相同的形状。

27. 发明授权

KR100860543B1 중첩된 스트립 권선으로 구성되는 전기 에너지 축적디바이스 및 그 제조 방법 有权
标题翻译：用于堆叠由叠加条带绕组组成的电能的装置和生产方法
公开(公告)号：KR100860543B1
公开(公告)日：2008-09-26
申请号：KR1020010062280
申请日：2001-10-10
申请人： 맥스웰 테크놀러지스, 에스.아.
发明人： 갈라이,롤란드 , 구일렛,도미니크 , 헤르만,빈센트 , 쉬네우울리,아드리안
IPC分类号： H01G4/32
CPC分类号： H01G4/01 , H01G4/232 , H01G4/245
摘要： 본 발명은 최소한 하나의 스트립이 전도체 스트립(2)인 스트립(2,4)으로 이루어진 실질적으로 원통 모양의 권선을 포함하는 전기 에너지 축적 디바이스(1)에 관한 것이며, 이러한 전기 에너지 축적 디바이스(1)는 실질적으로 원통 모양의 측면(1A)에 의해 가로 길이가 한정되고, 각각의 단면이 상기 전도체 스트립(2)의 한 에지(2B,2C)를 포함하는 서로 대향하는 2개의 단면(1B,1C)에 의해 세로 길이가 한정되며, 최소한 하나의 전도체 스트립(2)의 에지(2B,2C) 중 최소한 하나의 에지는 복수 개의 치(齒)부(5)를 포함하고, 상기 복수 개의 치부(5)는, 상기 전기 에너지 축적 디바이스(1)의 단면(1B,1C) 중 최소한 하나의 단면상에서, 상기 복수 개의 치부(5)가 최소한 한 세트를 형성하는 방식으로 배치되며, 상기 복수 개의 치부(5)가 한 단자(6)에 전기적으로 접속되는 한 그룹의 요소를 구성하는 것과 같은 방식으로 상기 전기 에너지 축적 디바이스의 원통 모양의 측면(1A)의 평면 접선에 대하여 실질적으로 수직인, 미리 결정된 방향으로 실질적으로 중첩되고, 각각의 요소(5)가 이러한 요소(5)를 포함하는 전도체 스트립(2)과 연속성을 갖으면서 자체적으로 연장되는 것을 특징으로 한다.

28. 发明授权

KR100836131B1 나노와이어를 이용한 커패시터 및 그 제조방법 失效
标题翻译：纳米线电容器及其制造方法
公开(公告)号：KR100836131B1
公开(公告)日：2008-06-09
申请号：KR1020060101986
申请日：2006-10-19
申请人： 삼성전기주식회사
发明人： 문원하 , 최창환 , 임철택 , 황영남
IPC分类号： H01G4/00 , B82B1/00
CPC分类号： H01G4/01 , B82Y10/00 , H01G4/008 , H01G4/085 , H01G4/12 , H01G4/33 , H01L28/90
摘要： 본 발명은, 나노 구조를 채택하여 커패시터의 초소형화 및 고집적화를 이루고, 나노 입자와 비교해 수 나노 사이즈로 감소하더라도 나노와이어는 벌크(bulk) 정도의 유전율을 가질 수 있을 뿐만 아니라, 나노와이어를 사용함으로써 전극과의 접촉 표면적을 넓혀 커패시턴스를 증가시킬 수 있는 나노와이어를 이용한 커패시터 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
이러한 목적을 달성하기 위하여 본 발명에 의한 나노와이어를 이용한 커패시터의 제조방법은, 기판상에 하부 금속층을 형성하는 단계; 상기 하부 금속층 상에 금속 및 투명전극을 포함하는 전도성 나노와이어를 성장시키는 단계; 상기 성장된 전도성 나노와이어를 포함하는 하부 금속층 상에 유전체를 증착하는 단계; 상기 증착된 유전체 상에 유전체 나노와이어를 성장시키는 단계; 및 상기 성장된 유전체 나노와이어를 포함하는 유전체 상에 상부 금속층을 증착시키는 단계를 포함한다.
MLCC, 커패시터, 나노와이어, 전도성 나노와이어, 유전체 나노와이어

29. 发明公开

KR1020060121745A 적층 세라믹 콘덴서 및 그 제조방법 有权
标题翻译：层压陶瓷电容器及其制造方法
公开(公告)号：KR1020060121745A
公开(公告)日：2006-11-29
申请号：KR1020060046514
申请日：2006-05-24
申请人： 티디케이가부시기가이샤
发明人： 고지마다쓰야
IPC分类号： H01G4/12 , H01G4/005 , H01G4/30
CPC分类号： H01G4/01 , H01G4/30 , Y10T29/435
摘要： A laminated ceramic capacitor and a method for manufacturing the same are provided to simplify a manufacturing process and to prevent a sheet attack by removing the deformation of dimension in a ceramic base. A laminated ceramic capacitor includes a ceramic base(1) and a plurality of inner electrodes(21 to 2n-1). The ceramic base(1) is a shape defined by a length direction, a width direction, and a thickness direction. The plurality of inner electrodes(21 to 2n-1) is stacked inside the ceramic base(1) in a thickness direction and alternatively protruded to both end portions viewed from the length direction of the ceramic base(1). The ceramic base(1) has one planar surface among both surface facing to each other in the thickness direction. And, a value of Db viewed from the end portion in the length direction is larger than a value of Da viewed from a central portion in the length direction and a ratio of Db/Da is below 2.1.
摘要翻译：提供一种层压陶瓷电容器及其制造方法，以简化制造工艺，并通过去除陶瓷基体中的尺寸变形来防止片材侵蚀。层叠陶瓷电容器包括陶瓷基体（1）和多个内部电极（21〜2n-1）。陶瓷基体（1）是由长度方向，宽度方向和厚度方向限定的形状。多个内部电极（21〜2n-1）在厚度方向上堆叠在陶瓷基体（1）的内部，或者从陶瓷基体（1）的长度方向观察到的两端部突出。陶瓷基体（1）在厚度方向上彼此面对的表面中具有一个平面。并且，从长度方向的端部观察的Db的值比从长度方向的中央部看到的Da的值大，并且Db / Da的比低于2.1。

30. 发明授权

KR100553635B1 동시 가열되는 세라믹 커패시터 및 인쇄 회로 기판용세라믹 커패시터를 형성하는 방법 失效
标题翻译：陶瓷陶瓷电容器及其形成陶瓷电容器用于印刷线路板的方法
公开(公告)号：KR100553635B1
公开(公告)日：2006-02-20
申请号：KR1020030070509
申请日：2003-10-10
申请人： 이 아이 듀폰 디 네모아 앤드 캄파니
发明人： 보르랜드윌리엄제이.
IPC分类号： H01G4/12
CPC分类号： H01G4/01 , H05K1/092 , H05K1/162 , H05K3/429 , H05K3/4611 , H05K3/4623 , H05K2201/0355 , H05K2201/09509 , H05K2201/09718 , H05K2201/09763 , Y10T29/4913
摘要： 박편상에 제1 유전체의 패턴을 형성하고, 제1 유전체상에 제1 전극을 형성하며, 제1 유전체 및 제1 전극을 동시 가열함으로써 커패시터 구조체가 제조된다. 유전체와 전극을 동시 가열하는 것은 전극과 유전체간의 열 팽창 계수(thermal coefficient of expansion; TCE) 차이에 의하여 야기되는 균열을 완화시킨다. 동시 가열은 또한 유전체와 전극간의 강한 결합을 보장한다. 또한, 동기 가열은 다층 커패시터 구조를 형성할 수 있도록 하며, 구리로 커패시터 전극을 형성할 수 있도록 한다.
커패시터, 유전체, 전극, 가열, 균열, 열팽창계수

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