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21. 发明公开

KR1020070114851A 메모리 소자에서의 읽기 명령 수행 방법 및 ＤＲＡＭ액세스 방법 失效
标题翻译：用于在存储器件中执行读取命令的方法和用于访问DRAM的方法
公开(公告)号：KR1020070114851A
公开(公告)日：2007-12-04
申请号：KR1020077026509
申请日：2001-06-29
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 디모네,파울
IPC分类号： G11C11/401 , G11C11/4076
CPC分类号： G11C11/408 , G11C7/1039 , G11C7/22 , G11C8/18 , G11C11/405 , G11C11/406 , G11C11/4076 , G11C11/4087 , G11C11/4097 , G11C2207/2281 , G11C2207/229 , G11C8/10
摘要： A Dynamic Random Access Memory (DRAM) performs read, write, and refresh operations. The DRAM includes a plurality of sub-arrays, each having a plurality of memory cells, each of which is coupled with a complementary bit line pair and a word line. The DRAM further includes a word line enable device for asserting a selected one of the word lines and a column select device for asserting a selected one of the bit line pairs. A timing circuit is provided for controlling the word line enable device, the column select device, and the read, write, and refresh operations in response to a word line timing pulse. The read, write, and refresh operation are performed in the same amount of time.
摘要翻译：动态随机存取存储器（DRAM）执行读，写和刷新操作。 DRAM包括多个子阵列，每个子阵列具有多个存储器单元，每个存储单元与互补位线对和字线耦合。 DRAM还包括用于断言所选择的一条字线的字线使能装置和用于断言所选位线对之一的列选择装置。提供了一种定时电路，用于响应于字线定时脉冲来控制字线使能装置，列选择装置以及读，写和刷新操作。读取，写入和刷新操作在相同的时间内执行。

22. 发明授权

KR100676788B1 메모리 회로 失效
标题翻译：存储器电路
公开(公告)号：KR100676788B1
公开(公告)日：2007-02-02
申请号：KR1020040030119
申请日：2004-04-29
申请人： 야마하 가부시키가이샤
发明人： 니시오까,나오또시
IPC分类号： G11C7/22
CPC分类号： G11C7/1093 , G11C7/06 , G11C7/1078 , G11C7/22 , G11C7/222 , G11C2207/065 , G11C2207/2281 , G11C2207/229
摘要： 액세스 타이밍을, 칩 완성 후에 변경할 수 있으며, 이에 의해, 불량품을 양품으로 정정할 수 있는 메모리 회로를 제공한다. 지연 제어 회로(10)는, 외부로부터 데이터 설정이 가능한 레지스터와, 이 레지스터 내의 데이터에 의해 지연 시간이 설정되는 지연 회로에 의해 구성되며, 기입 신호 WE를 지연시켜 기입 증폭기(11)로 출력한다. 지연 제어 회로(13)도 마찬가지로, 외부로부터 데이터 설정이 가능한 레지스터와, 이 레지스터 내의 데이터에 의해 지연 시간이 설정되는 지연 회로에 의해 구성된다. 그리고, 판독 신호 R을 지연시켜 감지 증폭기(14)에 출력한다. 이러한 구성에 의해, 액세스 타이밍에 의한 불량의 경우에, 레지스터 재기입에 의해, 양품으로 정정하는 것이 가능하게 된다.
액세스 타이밍, 레지스터, 지연 제어 회로, 판독 신호

23. 发明授权

KR100633746B1 반도체 기억 장치에서의 데이타 버스 증폭기 활성화 방법 및 반도체 기억 장치 有权
标题翻译：用于半导体存储器件的半导体存储器件和数据总线放大器激活方法
公开(公告)号：KR100633746B1
公开(公告)日：2006-10-13
申请号：KR1019990018184
申请日：1999-05-20
申请人： 후지쯔 가부시끼가이샤
发明人： 가와바타구니노리 , 마츠미야마사토 , 에토사토시 , 우자와유이치 , 고가도루 , 기쿠타케아키라
IPC分类号： G11C11/409
CPC分类号： G11C7/22 , G11C11/4076 , G11C2207/2281 , G11C2207/229
摘要： 본 발명은 컬럼 선택 라인을 활성화한 후에 데이타 버스 증폭기 또는 활성화할 필요가 있는 반도체 기억 장치에 관한 것으로, 데이타 버스 증폭기를 활성화하는 데이타 버스 증폭기 인에이블 신호의 발생 타이밍에 큰 마진을 갖게 할 필요가 없도록 고속화를 도모한다. 이를 위해, 컬럼 디코더(14)에 의한 컬럼의 선택을 검출하여 독출 데이타 버스 증폭기 인에이블 신호 RDBE 또는 기록 데이타 버스 증폭기 인에이블 신호 WDBE를 발생시킨다.

24. 发明授权

KR100558478B1 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 失效
标题翻译：半导体存储器件及其数据写入和读取方法
公开(公告)号：KR100558478B1
公开(公告)日：2006-03-07
申请号：KR1020030032053
申请日：2003-05-20
申请人： 삼성전자주식회사
发明人： 이정배 , 최정환 , 이윤상
IPC分类号： G11C7/10
CPC分类号： G11C7/18 , G11C7/10 , G11C7/1021 , G11C7/1048 , G11C2207/002 , G11C2207/005 , G11C2207/2281 , G11C2207/229
摘要： 본 발명은 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 라이트 동작시에 데이터를 전송하는 라이트 라인쌍들, 리드 동작시에 데이터를 전송하는 리드 라인쌍들, 라이트 동작시에 라이트 컬럼 선택신호에 응답하여 라이트 라인쌍들의 데이터를 복수개의 비트 라인쌍들중 선택된 비트 라인쌍들로 전송하는 라이트 컬럼 선택 게이트들, 및 리드 동작시에 리드 컬럼 선택신호에 응답하여 복수개의 비트 라인쌍들중 선택된 비트 라인쌍들의 데이터를 리드 라인쌍들로 전송하는 리드 컬럼 선택 게이트들로 구성되어 있다. 따라서, 데이터 입력 패드들과 데이터 출력 패드들을 통하여 데이터를 동시에 입출력하는 것이 가능하다.

25. 发明公开

KR1020050015853A 반도체 장치 및 그 제어 방법 失效
标题翻译：半导体器件的半导体器件和控制方法，特别是减少数据写入错误
公开(公告)号：KR1020050015853A
公开(公告)日：2005-02-21
申请号：KR1020030055014
申请日：2003-08-08
申请人： 삼성전자주식회사
发明人： 임종형 , 권혁준 , 이현규
IPC分类号： G11C11/40
CPC分类号： G11C11/4076 , G11C11/4096 , G11C2207/002 , G11C2207/229
摘要： PURPOSE: A semiconductor device and a controlling method of the semiconductor device are provided to reduce the data writing error by rewriting the last written data during the write recovery time through activating the column line for being written the last data repeatedly. CONSTITUTION: A semiconductor memory device comprises a memory cell array(120) consisting of plural cell unit; a bit line sense amplifier(130) for amplifying the voltage difference between the cell array bit line(BL) voltage and the complementary bit line(/BL) voltage; a switching part(MN1, MN2) for electrically connecting each data line(DL) and complementary data line(/DL) to each bit line(BL) and complementary bit line(/BL) through being activated by a column select line signal(CSL); a write driver(140) for supplying the write data(DIN) voltage to the data line(DL) and the complementary data line(/DL) through being activated by a write enable signal(PWR); a signal generating part(300) for generating the column select line signal(CSL) repeatedly during the write recovery time(tWR).
摘要翻译：目的：提供半导体器件和半导体器件的控制方法，以通过在重写写入最后数据时激活列线来在写恢复时间期间重写最后写入的数据来减少数据写入错误。构成：半导体存储器件包括由多个单元单元组成的存储单元阵列（120）; 用于放大单元阵列位线（BL）电压和互补位线（/ BL）电压之间的电压差的位线读出放大器（130）; 用于通过列选择线信号（...）激活每个数据线（DL）和互补数据线（/ DL）到每个位线（BL）和互补位线（/ BL）的开关部分（MN1，MN2） CSL）; 用于通过由写使能信号（PWR）激活来将写数据（DIN）电压提供给数据线（DL）和互补数据线（/ DL）的写驱动器（140）用于在写恢复时间（tWR）期间重复地生成列选择线信号（CSL）的信号产生部分（300）。

26. 发明公开

KR1020040020001A 기록 액세스 시간을 개선시키는 플래시 메모리 无效
标题翻译：非易失存储器及其写入方法
公开(公告)号：KR1020040020001A
公开(公告)日：2004-03-06
申请号：KR1020030059930
申请日：2003-08-28
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사또아끼라
IPC分类号： G11C11/413
CPC分类号： G11C7/22 , G11C16/10 , G11C2207/229 , G11C2216/14
摘要： PURPOSE: To shorten the writing time by not performing unwanted verification when data are stored only in a certain of pages of a page buffer. CONSTITUTION: When data are to be written in a nonvolatile memory cell array 8, the data are first stored in the page buffer 4 consisting of a plurality of pages. When the data are stored in the page buffer 4, a buffer 13 for verification judgement flag changes a verification judgement flag corresponding to a page accessed to rewrite the data to the flag showing that a verification judgement flag needs preverification. When the verification judgement shows that preverification is not necessary, a sequence control circuit 12 performs control so as to skip the preverification of a relevant page and perform preverification of only pages showing that the pages need preverification.
摘要翻译：目的：通过在数据仅存储在页面缓冲区的特定页面中时不执行不必要的验证来缩短写入时间。构成：当将数据写入非易失性存储单元阵列8时，首先将数据存储在由多页构成的页缓冲器4中。当数据存储在页面缓冲器4中时，用于验证判断标志的缓冲器13将对应于被访问的页面的验证判断标志改变为将该数据重写为表示验证判断标志需要预验证的标志。当验证判断显示不需要预验证时，顺序控制电路12执行控制以跳过相关页面的预验证，并且仅执行显示页面需要预验证的页面的预验证。

27. 发明授权

KR100419992B1 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 有权
标题翻译： 유니 - 트랜지스터랜덤액세스메모리장치및그것의읽기，쓰기그리고리프레쉬방
公开(公告)号：KR100419992B1
公开(公告)日：2004-02-26
申请号：KR1020020001874
申请日：2002-01-12
申请人： 삼성전자주식회사
发明人： 조성규
IPC分类号： G11C11/413
CPC分类号： G11C7/06 , G11C7/18 , G11C11/405 , G11C11/406 , G11C11/4091 , G11C11/4097 , G11C11/4099 , G11C2207/065 , G11C2207/2281 , G11C2207/229 , G11C2211/4013
摘要： The disclosure is a method of controlling operations in a static random access memory employing twin cells. After a wordline coupled to first and second cell transistors is conductive, a voltage difference between a first bitline, which is connected to a first cell capacitor through the first cell transistor, and a second bitline, which is connected to a second cell capacitor through the second cell transistor, is driven into a sense amplifier to be developed with amplification. An active wordline turns nonconductive when one of the bitline voltages accords with a predetermined reference voltage.
摘要翻译：本公开是一种控制采用双单元的静态随机存取存储器中的操作的方法。在耦合到第一和第二单元晶体管的字线是导通的之后，通过第一单元晶体管连接到第一单元电容器的第一位线与通过第二单元电容器连接到第二单元电容器的第二位线之间的电压差第二单元晶体管，被驱动到读出放大器中以进行放大显影。当一个位线电压符合预定参考电压时，有效字线变为不导通。

28. 发明授权

KR100391730B1 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 有权
标题翻译： 캐시의사용이선택될수있는반도체메모리디바이스와，반도체메모리디바이스액세스방법，및데이터처리시스템
公开(公告)号：KR100391730B1
公开(公告)日：2003-07-16
申请号：KR1020000025598
申请日：2000-05-13
申请人： 닛폰 덴키 가부시끼 가이샤 , 르네사스 일렉트로닉스 가부시키가이샤
发明人： 신카이에이지
IPC分类号： G06F12/08
CPC分类号： G11C7/106 , G11C7/1051 , G11C7/1072 , G11C11/4076 , G11C2207/2245 , G11C2207/229
摘要： 반도체 메모리 디바이스는 각각이 메모리 셀 어레이(memory cell array) 및 감지 증폭기부를 포함하는 복수의 뱅크들(bank), 복수의 채널 메모리들, 데이터 제어 회로, 복수의 뱅크들과 복수의 채널 메모리들 간에 제공되는 제 1 버스와, 복수의 채널 메모리들과 데이터 제어 회로 간에 제공되는 제 2 버스, 및 복수의 뱅크들과 데이터 제어 회로 간에 제공되는 제 3 버스를 포함한다. 데이터 제어 회로는 직접 기록 액세스 모드에서 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 기록 데이터를 출력하고, 직접 판독 액세스 모드에서 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기로부터 판독 데이터를 입력한다. 또한, 데이터 제어 회로는 간접 기록 액세스 모드에서 제 3 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 1 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 기록 데이터를 출력하고, 간접 판독 액세스 모드에서 제 1 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부로부터 판독 데이터를 입력한다.
摘要翻译：半导体存储器件包括多个存储体，每个存储体包括存储单元阵列和读出放大器部分，多个通道存储器，数据控制电路，设置在多个存储体和多个通道之间的第一总线存储器，设置在多个通道存储器和数据控制电路之间的第二总线，以及在多个存储体和数据控制电路之间的第三总线。数据控制电路以直接写入访问模式经由第三总线将写入数据输出到多个存储体中特定的一个存储体的读出放大器部分，并且从多个存储体中指定的一个存储体的读出放大器部分输入读取数据通过第三总线以直接读取访问模式。此外，数据控制电路以间接写访问模式经由第二总线，多个通道存储器中的指定的一个通道存储器和第一总线向多个存储体中的特定存储体的读出放大器部分输出写入数据，并且输入以间接读访问模式经由第一总线，多个通道存储器中的指定的一个和第二总线从多个存储体中的特定存储体的读出放大器部分读取数据。

29. 发明公开

KR1020030009356A 메모리 배열 无效
标题翻译：内存阵列
公开(公告)号：KR1020030009356A
公开(公告)日：2003-01-29
申请号：KR1020027010270
申请日：2001-12-14
申请人： 소니 주식회사
发明人： 가이하츠미노루
IPC分类号： G11C11/4099
CPC分类号： G11C7/02 , G11C11/4076 , G11C11/4094 , G11C2207/229
摘要： 셀 플레이트 전압선내의 결합잡음을 방지하는 메모리 배열. 이 메모리 배열은 제 1과 제 2의 더미 단어선(DWL0, DWL1)과, 각 제 1의 비트선(BL), 제 1의 더미 단어선(DWL0) 및 공통의 셀 플레이트 전압선(VL) 사이에 접속된 제 1의 더미 메모리 셀(DMC0)과, 각 제 2의 비트선(BLB), 제 2의 더미 단어선(DWL1) 및 전압선(VL)사이에 접속된 제 2의 더미 메모리 셀(DWC1)과를 가지며, 각 제 1의 메모리 셀(MC0)에 제 1의 데이터를 기입할 때에, 그 제 1의 데이터와 역극성의 제 2의 더미 데이터를 각 제 2의 더미 메모리 셀(DMC1)에 기입함과 동시에, 각 제 2의 메모리 셀(MC1)에 제 2의 데이터를 기입할 때에, 그 제 2의 데이터와 역극성의 제 1의 더미 데이터를 각 제 1의 더미 메모리 셀(DMC0)에 기입하도록 한 것이다.

30. 发明公开

KR1020020068454A 반도체 기억 장치 및 정보 처리 장치 有权
标题翻译：半导体存储器件和信息处理器
公开(公告)号：KR1020020068454A
公开(公告)日：2002-08-27
申请号：KR1020010075293
申请日：2001-11-30
申请人： 후지쯔 가부시끼가이샤
发明人： 우치다도시야 , 야마구치슈사꾸
IPC分类号： G06F13/16
CPC分类号： G11C7/22 , G06F13/28 , G11C7/1006 , G11C7/1018 , G11C7/1042 , G11C2207/2281 , G11C2207/229
摘要： PURPOSE: A semiconductor memory device and an information processor are provided to improve the data writing speed of a semiconductor memory device. CONSTITUTION: A transferring device(101) transfers data in a burst mode. The number of transfers setting device sets the number of pieces of data to be transferred in the burst mode. A write command inputting device(103) receives a write command input. A clocking device(104) clocks elapsed time after a write command is inputted. A write start time setting device(105) sets time until data writing starts in accordance with the number of pieces of data set by the setting device(102).
摘要翻译：目的：提供半导体存储器件和信息处理器以提高半导体存储器件的数据写入速度。构成：传送设备（101）以突发模式传送数据。传送设置设备的数量以突发模式设置要传送的数据数。写命令输入装置（103）接收写命令输入。时钟设备（104）在输入写命令之后经过时间时钟。写开始时间设定装置（105）根据由设定装置（102）设定的数据数，开始数据写入开始的时间。

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