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1. 发明公开

KR1020000071387A 어드레스 신호 공급 방법 및 그것을 이용한 반도체 기억장치 有权
标题翻译：地址信号提供方法和使用其的半导体存储器件
公开(公告)号：KR1020000071387A
公开(公告)日：2000-11-25
申请号：KR1020000009368
申请日：2000-02-25
申请人： 후지쯔 가부시끼가이샤
发明人： 에토사토시 , 마츠미야마사토 , 가와바타구니노리 , 기쿠타케아키라
IPC分类号： G11C8/00
摘要： 본 발명은 데이터의 판독 및 재기록 동작시의 소비 전력을 감소시키는 어드레스 신호 공급 방법 및 그것을 이용한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
메모리 셀에 저장하는 데이터의 메모리 어드레스에 따른 제1 어드레스 신호를 순차적으로 출력하는 어드레스 신호 발생 수단(14)을 가지며, 제1 어드레스 신호를 구성하는 복수의 비트 신호 중 데이터 상태의 변화가 빈번한 비트 신호일수록 부하 용량이 작아지도록, 복수의 비트 신호를 데이터를 판독하여 재기록하는 메모리 어드레스에 할당함으로써 상기 과제를 해결한다.

2. 发明授权

KR100613671B1 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR100613671B1
公开(公告)日：2006-08-21
申请号：KR1019990047393
申请日：1999-10-29
申请人： 후지쯔 가부시끼가이샤
发明人： 가와바타구니노리 , 마츠미야마사토 , 에토사토시 , 기쿠타케아키라
IPC分类号： G11C7/06
CPC分类号： G11C11/4091
摘要： 본 발명은 반도체 기억 장치에 관한 것이다. 본 발명의 목적은 데이터의 기록 동작시에는 판독용 데이터 버스상에 판독 전용의 검출 전류가 흐르지 않도록 하는 데 있다. 본 발명은 메모리 셀로의 기록 동작시에 어드레스에 기초하여 선택된 센스 증폭기(31)를 통해 판독 데이터 버스 증폭기(S/B)(33)의 고전위 전원(Vii)으로부터 판독 제어부(41)의 접지측으로 판독 검출 전류가 흐르는 경로를 차단하는 차단 수단으로서, 블럭 선택 신호와 기록 상태 신호와의 논리를 취하고, 기록 상태 신호가 활성화되었을 때에 판독 제어부(41)의 전위를 S/B(33)측과 동일한 전원 전위로 하는 논리 회로(42, 43)를 설치함으로써 데이터의 기록 동작시에는 불필요한 판독 검출 전류가 흐르지 않도록 하여 기록 동작시에 소비 전류를 억제할 수 있는 효과가 있다.
摘要翻译：本发明涉及一种半导体存储器件。本发明的目的是防止在数据写入操作期间只读检测电流在读数据总线上流动。本发明涉及一种用于经由读出放大器31从读取数据总线放大器（S / B）33的高电位电源Vii读取数据的方法，该读出放大器31基于写入操作中的地址选择到存储器单元的阻挡装置，用于读取所检测的电流被切断的流动路径，一个块选择信号和写状态取信号的逻辑，所述记录条件信号等于读出控制部41和S / B（33）侧激活的电位的时间逻辑电路42和43提供电源电位防止了在数据写入操作期间不必要的读取检测电流流动，从而降低了写入操作期间的电流消耗。

3. 发明公开

KR1020000067794A 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR1020000067794A
公开(公告)日：2000-11-25
申请号：KR1019990047393
申请日：1999-10-29
申请人： 후지쯔 가부시끼가이샤
发明人： 가와바타구니노리 , 마츠미야마사토 , 에토사토시 , 기쿠타케아키라
IPC分类号： G11C7/06
CPC分类号： G11C11/4091
摘要： 본발명은반도체기억장치에관한것이다. 본발명의목적은데이터의기록동작시에는판독용데이터버스상에판독전용의검출전류가흐르지않도록하는데 있다. 본발명은메모리셀로의기록동작시에어드레스에기초하여선택된센스증폭기(31)를통해판독데이터버스증폭기(S/B)(33)의고전위전원(Vii)으로부터판독제어부(41)의접지측으로판독검출전류가흐르는경로를차단하는차단수단으로서, 블럭선택신호와기록상태신호와의논리를취하고, 기록상태신호가활성화되었을때에판독제어부(41)의전위를 S/B(33)측과같은전원전위로하는논리회로(42, 43)를설치함으로써데이터의기록동작시에는불필요한판독검출전류가흐르지않도록하여기록동작시소비전류를억제할수 있는효과가있다.
摘要翻译：本发明涉及一种半导体存储器件。本发明的目的是防止在数据写入操作期间只读检测电流在读数据总线上流动。向存储器单元的地面本发明读通过读出放大器31的数据总线放大器的（S / B）的写入操作过程中的地址的基础上选择（33）从所述uigo电位电源读出控制器41（七）的阻挡装置，用于读取所检测的电流被切断的流动路径中，块选择信号，并采取与写状态信号，写入状态信号，当它被激活，并且S / B（33）侧上的读取控制器高于41协议的功率的逻辑提供用于导通的逻辑电路42和43防止了在数据写入操作期间不必要的读取检测电流流动，从而降低了写入操作期间的电流消耗。

4. 发明公开

KR1020000006547A 반도체 집적 회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR1020000006547A
公开(公告)日：2000-01-25
申请号：KR1019990025134
申请日：1999-06-29
申请人： 후지쯔 가부시끼가이샤
发明人： 에토사토시 , 마츠미야마사토 , 우자와유이치 , 가와바타구니노리 , 기쿠타케아키라 , 고가도루
IPC分类号： G11C11/407
CPC分类号： G11C7/1048 , G11C7/1039 , G11C7/1051
摘要： PURPOSE: The semiconductor integrated circuit is capable of rapid operating as reduce data charge time of a data bus is sampled a data by a strobe signal in a single pulse data bus for executing free charge operation. CONSTITUTION: The semiconductor integrated circuit comprises: a reset circuit 1 and a plurality of driver circuit 4-1 ¯ 4-n. The reset circuit 1 execute free charge operation of a data bus when a data is transmitted to the data bus is sampled by a strobe signal showed an effective cycle of the data. The reset circuit 1 start the execution of the free charge operation after had received complete timing of the strobe signal. The plurality of driver circuit 4-1 ¯ 4-n is connected the data bus.
摘要翻译：目的：半导体集成电路能够快速运行，因为通过单脉冲数据总线中的选通信号对数据总线的数据充电时间进行采样，以执行自由充电操作。构成：半导体集成电路包括：复位电路1和多个驱动电路4-1 4-n。当通过显示有效数据周期的选通信号对数据总线发送数据进行采样时，复位电路1执行数据总线的自由充电操作。在接收到选通信号的完成定时之后，复位电路1开始执行自由充电操作。多个驱动电路4-1 4-n连接数据总线。

5. 发明授权

KR100545505B1 압축 테스트 가능한 메모리 회로 有权
标题翻译：内存电路可进行压缩测试
公开(公告)号：KR100545505B1
公开(公告)日：2006-01-24
申请号：KR1020000023458
申请日：2000-05-02
申请人： 후지쯔 가부시끼가이샤
发明人： 기쿠타케아키라 , 마츠미야마사토 , 에토사토시 , 가와바타구니노리
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G11C2029/2602
摘要： 본 발명은 압축 판독 테스트에 있어서, 동시에 시험할 수 있는 데이터 수를 증가시켜 압축 효율을 높이는 것을 목적으로 한다.
본 발명은 통상 판독시에 M개의 세그먼트 중 N개(단, N＜M)의 세그먼트를 선택하는 메모리 회로에 있어서, 판독 테스트 시에 M개의 세그먼트를 전부 활성화하여 M개의 세그먼트내의 복수의 센스 버퍼에 의해 공통 테스트용 데이터 버스를 구동하는 것을 특징으로 한다. 그 때문에, 컬럼 디코더에 테스트 신호를 공급하고, 그것에 응답하여 M개의 세그먼트를 활성화하는 세그먼트 선택 신호를 생성한다. 이에 따라, 선택 상태의 메모리 뱅크내의 복수의 세그먼트를 동시에 선택하여 판독 테스트를 할 수 있어 압축 판독 테스트의 효율을 높일 수 있다.

6. 发明公开

KR1020050098829A 메모리 장치 失效
标题翻译：内存设备
公开(公告)号：KR1020050098829A
公开(公告)日：2005-10-12
申请号：KR1020057006744
申请日：2003-02-19
申请人： 후지쯔 가부시끼가이샤
发明人： 하타케야마아츠시 , 이케다도시미 , 다니구치노부타카 , 기쿠타케아키라 , 가와바타구니노리 , 다케우치아츠시
IPC分类号： G11C16/06 , G11C16/30
摘要： A memory device includes a data line (DATA-BUS) for connection to a memory cell, a reference line (Reference- BUS) for reference, a precharge circuit (101), a load circuit (102), and an amplification circuit (103). The precharge circuit is connected to the data line and the reference line so as to precharge the data line and the reference line. The load circuit is connected to the data line and the reference line so as to apply a first constant current to the data line and a second constant current which is smaller than the first constant current to the reference line. The amplification circuit is connected to the data line and the reference line so as to amplify a differential voltage between the data line and the reference line.
摘要翻译：存储器件包括用于连接到存储单元的数据线（DATA-BUS），用于参考的参考线（参考 - 总线），预充电电路（101），负载电路（102）和放大电路）。预充电电路连接到数据线和参考线，以对数据线和参考线预充电。负载电路连接到数据线和参考线，以向数据线施加第一恒定电流，并将小于第一恒定电流的第二恒定电流施加到参考线。放大电路连接到数据线和参考线，以放大数据线和参考线之间的差分电压。

7. 发明公开

KR1020000011913A 반도체 기억 장치 및 시프트 용장 동작의 실행 방법 有权
标题翻译：半导体存储器件和执行移位冗余操作的方法
公开(公告)号：KR1020000011913A
公开(公告)日：2000-02-25
申请号：KR1019990029890
申请日：1999-07-23
申请人： 후지쯔 가부시끼가이샤
发明人： 에토사토시 , 마츠미야마사토 , 이케다도시미 , 이시이유키 , 기쿠타케아키라 , 가와바타구니노리
IPC分类号： G11C11/407
CPC分类号： G11C29/78
摘要： PURPOSE: A semiconductor memory device is provided to repair a fail select line when two or more fail select lines are generated by a short circuit between select lines. CONSTITUTION: The semiconductor memory device comprises: a plurality of select lines(s10 to s1(n-1)) for reading or writing data by selecting a particular memory cell of plural memory cells on the basis of an address signal(Add) supplied from the exterior; at least first one redundancy select line(slj0) disposed at ends of the select lines; at least second one redundancy select line(slj1) disposed at the other ends of the select lines; and a switch circuit(2) for connecting a plurality of decode signal lines decoding the address signal(Add) so as to be replaced to the select lines and the redundancy select lines, wherein when a fail is generated at the plurality of select lines, a first switching operation for shifting at least one of the decode signal lines to a direction of the first redundancy select line or a second switching operation for shifting at least one of the decode signal lines to a direction of the second redundancy select line is performed, or the first and second switching operations are performed.
摘要翻译：目的：提供一种半导体存储器件，用于在选择线之间的短路产生两个或多个故障选择线时修复故障选择线。构成：半导体存储器件包括：多个选择线（s10至s1（n-1）），用于通过基于从多个存储器单元提供的地址信号（Add）选择多个存储器单元的特定存储单元来读取或写入数据外观; 设置在选择线的端部的至少第一个冗余选择线（slj0）; 设置在选择线的另一端的至少第二个冗余选择线（slj1）; 以及开关电路（2），用于连接解码所述地址信号（Add）的多条解码信号线，以被替换为所述选择线和所述冗余选择线，其中，当在所述多条选择线上产生故障时，执行用于将至少一个解码信号线移动到第一冗余选择线的方向的第一切换操作或用于将至少一个解码信号线移动到第二冗余选择线的方向的第二切换操作，或执行第一和第二切换操作。

8. 发明公开

KR1020000005619A 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 有权
标题翻译：具有能够快速访问的直接感知放大器的半导体器件
公开(公告)号：KR1020000005619A
公开(公告)日：2000-01-25
申请号：KR1019990010400
申请日：1999-03-26
申请人： 후지쯔 가부시끼가이샤
发明人： 가와바타구니노리 , 마츠미야마사토 , 에토사토시 , 다키타마사토 , 나카무라도시카즈 , 하세가와마사토모 , 가노우히데키 , 기타모토아야코 , 고가도루 , 이시이유키 , 기쿠타케아키라 , 유자와유이치
IPC分类号： H01L27/10
CPC分类号： G11C7/06 , G11C7/12
摘要： PURPOSE: A semiconductor memory device is provided to realize a fast operation by minimizing a delay of a column selection signal. CONSTITUTION: The semiconductor memory device comprises: a plurality of memory cells arranged in an array(10); a plurality of direct-type sense amplifiers(13) arranged in a column of memory cells, for writing and detecting data for memory cells to be accessed; a plurality of column selection lines(CL) for selecting sense amplifiers arranged in a column comprising the accessed memory cells; a plurality of column selection lines(CL) of a write exclusive use for selecting sense amplifiers arranged in a row comprising memory cells to be accessed when memory cells are accessed to write data; and a local driving circuit(41, 42). The sense amplifiers is divided into a sense amplifier group per each row. The column selection lines for the write exclusive use includes a first selection line for selecting a sense amplifier group arranged in a row of accessed memory cells at writing data and a second selection line for selecting sense amplifiers in the selected sense amplifier group. The local driving circuit applies a selection signal to the second selection line according to a selection signal from the first selection line. The column selection lines for the write exclusive use is controlled by a signal used to control the sense amplifiers.
摘要翻译：目的：提供半导体存储器件以通过最小化列选择信号的延迟来实现快速操作。构成：半导体存储器件包括：布置在阵列（10）中的多个存储单元; 布置在存储单元列中的多个直接型读出放大器（13），用于写入和检测要访问的存储器单元的数据; 多个列选择线（CL），用于选择布置在包括所访问的存储器单元的列中的读出放大器; 多个列选择线（CL），用于选择存储器单元被访问时要被存取的存储器单元排列在行中的读出放大器写入数据; 和局部驱动电路（41,42）。读出放大器每行分为读出放大器组。用于写独占使用的列选择线包括用于选择在写入数据时布置在一行存取存储器单元中的读出放大器组的第一选择线和用于选择所选择的读出放大器组中的读出放大器的第二选择线。本地驱动电路根据来自第一选择线的选择信号向第二选择线施加选择信号。用于写专用的列选择线由用于控制读出放大器的信号控制。

9. 发明授权

KR100633746B1 반도체 기억 장치에서의 데이타 버스 증폭기 활성화 방법 및 반도체 기억 장치 有权
标题翻译：用于半导体存储器件的半导体存储器件和数据总线放大器激活方法
公开(公告)号：KR100633746B1
公开(公告)日：2006-10-13
申请号：KR1019990018184
申请日：1999-05-20
申请人： 후지쯔 가부시끼가이샤
发明人： 가와바타구니노리 , 마츠미야마사토 , 에토사토시 , 우자와유이치 , 고가도루 , 기쿠타케아키라
IPC分类号： G11C11/409
CPC分类号： G11C7/22 , G11C11/4076 , G11C2207/2281 , G11C2207/229
摘要： 본 발명은 컬럼 선택 라인을 활성화한 후에 데이타 버스 증폭기 또는 활성화할 필요가 있는 반도체 기억 장치에 관한 것으로, 데이타 버스 증폭기를 활성화하는 데이타 버스 증폭기 인에이블 신호의 발생 타이밍에 큰 마진을 갖게 할 필요가 없도록 고속화를 도모한다. 이를 위해, 컬럼 디코더(14)에 의한 컬럼의 선택을 검출하여 독출 데이타 버스 증폭기 인에이블 신호 RDBE 또는 기록 데이타 버스 증폭기 인에이블 신호 WDBE를 발생시킨다.

10. 发明授权

KR100610592B1 반도체 집적 회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR100610592B1
公开(公告)日：2006-08-09
申请号：KR1019990025134
申请日：1999-06-29
申请人： 후지쯔 가부시끼가이샤
发明人： 에토사토시 , 마츠미야마사토 , 우자와유이치 , 가와바타구니노리 , 기쿠타케아키라 , 고가도루
IPC分类号： G11C11/407
CPC分类号： G11C7/1048 , G11C7/1039 , G11C7/1051
摘要： 데이터 버스에 접속된 복수개의 드라이버 회로(4-1 ~ 4-n)로부터 데이터가 데이터 버스로 전송될 때 데이터 버스의 프리차지 동작을 실행하는 기능을 가진 반도체 집적 회로에 있어서, 데이터 버스의 프리차지 동작을 실행하기 위한 리셋 회로(1)는 스트로브 신호의 종료 타이밍을 수신할 때 데이터 버스의 프리차지 동작을 개시하도록 구성된다. 바람직하게는, 리셋 회로(1)는 데이터 버스가 프리차지 동작을 실행하기 위한 프리차지 레벨에 도달하는 것을 검출하고 그후에 프리차지 동작을 종료한다. 한편, 클록과 동기해서, 메모리 셀 등으로부터 데이터가 판독될 때 파이프라인 시스템에 의한 데이터 래치 기능을 가진 반도체 집적 회로에서, 데이터를 일시적으로 저장하기 위한 복수개의 래치 회로 유닛(120-1 ~ 120-n)은 데이터 판독 경로에 배열되고, 이 래치 회로 유닛의 각각은 데이터 래치를 제어하는 제어 신호가 입력될 때 데이터를 통과시키고 제어 신호가 입력되지 않을 때 데이터를 래치하는 방식으로 구성된다.
摘要翻译： 1.一种半导体集成电路，具有当数据从连接到数据总线的多个驱动器电路（4-1到4-n）传送到数据总线时执行数据总线的预充电操作的功能，用于执行操作的重置电路1被配置为在接收选通信号的结束定时时开始数据总线的预充电操作。优选地，重置电路1检测数据总线达到用于执行预充电操作的预充电电平，然后终止预充电操作。另一方面，在与时钟同步地从存储单元等读出数据的情况下，通过流水线方式具有数据锁存功能的半导体集成电路中，多个锁存电路部120-1〜120- n）被布置在数据读取路径，而当用于控制数据锁存器中的控制信号通过数据输入每个单元的锁存器电路，并且以这样的方式配置为锁存数据时，控制信号被输入。

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