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1. 发明授权

KR101916161B1 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법 有权
公开(公告)号：KR101916161B1
公开(公告)日：2018-11-08
申请号：KR1020120030744
申请日：2012-03-26
申请人： 삼성전자주식회사
发明人： 주상현 , 박일한 , 송기환
IPC分类号： G11C7/10
CPC分类号： G11C11/24 , G11C16/02 , G11C16/10 , G11C2216/14
摘要： 페이지버퍼가제공된다. 페이지버퍼는, 외부로부터제공받은데이터를저장하는정적래치, 및플로팅노드를통해정적래치에저장된데이터를제공받는동적래치를포함하되, 동적래치는, 스토리지캐퍼시터와, 플로팅노드의데이터를스토리지캐퍼시터에라이트하는라이트트랜지스터와, 스토리지캐퍼시터의데이터를리드하는리드트랜지스터를포함하고, 라이트트랜지스터와리드트랜지스터는플로팅노드를공유한다.

2. 发明公开

KR1020160132169A 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법 审中-实审
标题翻译：包含半导体存储器件的存储器系统及其程序方法
公开(公告)号：KR1020160132169A
公开(公告)日：2016-11-17
申请号：KR1020150063228
申请日：2015-05-06
申请人： 에스케이하이닉스 주식회사
发明人： 한주현
IPC分类号： G11C16/10 , G11C16/24 , G11C16/34
CPC分类号： G11C16/3468 , G11C7/20 , G11C11/5621 , G11C11/5628 , G11C13/0069 , G11C16/10 , G11C16/3481 , G11C16/3486 , G11C29/1201 , G11C2013/0076 , G11C2211/5621 , G11C2211/5624 , G11C2216/14
摘要： 본발명의실시예에따른메모리시스템의프로그램방법은, 프로그램요청에따라선택된메모리블록에포함된타겟페이지를정의하는단계, 프로그램전에선택된메모리블록에포함된페이지들중 적어도하나가데이터를저장할때 타겟페이지를테스트읽기전압을이용하여읽는단계, 그리고타겟페이지로부터읽어진데이터에포함된데이터비트들중 제 1 논리값을갖는데이터비트들이설정값보다적거나같을때 타겟페이지에대한프로그램을수행하는단계를포함한다.
摘要翻译：一种对存储器系统进行编程的方法包括：当所选择的存储器块中包含的至少一个页面包含数据时，响应于程序请求读取所选存储器块中包括的目标页面; 以及当从所述目标页面读取的数据中包括的数据位之中，具有第一逻辑值的数据位的数量等于或小于预设值时，执行所述目标页面的程序。

3. 发明授权

KR101468100B1 불휘발성 메모리 장치 및 그것의 페이지 버퍼 有权
标题翻译：非易失性存储器件和页面缓冲器电路
公开(公告)号：KR101468100B1
公开(公告)日：2014-12-04
申请号：KR1020080093268
申请日：2008-09-23
申请人： 삼성전자주식회사
发明人： 강경민 , 황상원 , 백종남
IPC分类号： G11C16/06 , G11C16/34
CPC分类号： G11C11/5628 , G11C16/10 , G11C16/3454 , G11C2211/5621 , G11C2211/5642 , G11C2216/14
摘要： 본발명에따른불휘발성메모리장치는복수의메모리셀들을포함하는셀 어레이; 상기복수의메모리셀들을제 1 타깃상태또는제 2 타깃상태로프로그램하도록상기복수의메모리셀들의비트라인들을제어하는페이지버퍼블록; 그리고제 1 프로그램루프에서상기제 1 타깃상태로프로그램되는메모리셀들이프로그램패스로판정되면, 제 2 프로그램루프에서상기제 1 타깃상태로프로그램되는메모리셀들에대한검증동작을생략하고상기제 2 타깃상태로프로그램되는메모리셀들에대한검증동작을수행하도록상기페이지버퍼블록을제어하는제어로직을포함한다.

4. 发明授权

KR101368694B1 메모리 프로그래밍 장치 및 방법 有权
标题翻译：存储器编程的装置和方法
公开(公告)号：KR101368694B1
公开(公告)日：2014-03-03
申请号：KR1020080006501
申请日：2008-01-22
申请人： 삼성전자주식회사
发明人： 조경래 , 공준진 , 송승환 , 박윤동 , 김종한 , 김재홍 , 이영환 , 은희석
IPC分类号： G11C16/10 , G11C16/34 , G11C16/06
CPC分类号： G11C11/5628 , G11C29/00 , G11C2216/14
摘要： 메모리 프로그래밍 장치 및 방법이 제공된다. 본 발명의 메모리 프로그래밍 장치는 데이터 페이지를 저장하는 데이터 저장부, 상기 데이터 페이지로부터 하나 이상의 기준 문턱 전압 상태 각각의 개수를 계수하여 인덱스 정보를 생성하는 제1 계수부, 상기 생성된 인덱스 정보를 저장하는 인덱스 저장부, 및 상기 데이터 저장부에 상기 데이터 페이지를 저장하고, 상기 인덱스 저장부에 상기 생성된 인덱스 정보를 저장하는 프로그래밍부를 포함하는 것을 특징으로 하며, 이를 통해 메모리 셀의 문턱 전압의 산포 상태를 모니터할 수 있다.
멀티 비트 셀, 멀티 레벨 셀, 멀티 비트 프로그래밍, 산포 상태

5. 发明公开

KR1020140005050A 불휘발성 메모리 장치 및 이의 동작 방법 无效
标题翻译：非挥发性记忆体装置及其操作方法
公开(公告)号：KR1020140005050A
公开(公告)日：2014-01-14
申请号：KR1020120072936
申请日：2012-07-04
申请人： 에스케이하이닉스 주식회사
发明人： 강희복
IPC分类号： G11C16/34 , G11C16/10
CPC分类号： G11C16/10 , G11C16/3459 , G11C2216/14
摘要： The present invention relates to a non-volatile memory device and an operating method for the same. The operating method comprises: a program data storing step for storing program data in a page buffer; a first program operating step for programming memory cells using the program data stored in the page buffer; a first program verifying step for sensing the program statuses of the memory cells to verify the program statuses of the memory cells; a data restoring step for restoring the same data as the program data in the page buffer if the first program verification result is determined as pass; and performing a first program operation and a second program verification operation using the same data. [Reference numerals] (AA) Start; (BB,DD) Fail; (CC,EE) Pass; (FF) End; (S210) Input program data; (S220) First program; (S230) Verify the first program; (S240,S290) Verification result; (S250,S300) Increase program voltage; (S260) Reinput program data; (S270) Second program; (S280) Verify the second program
摘要翻译：本发明涉及一种非易失性存储器件及其操作方法。操作方法包括：程序数据存储步骤，用于将程序数据存储在页面缓冲器中; 第一程序操作步骤，用于使用存储在页面缓冲器中的程序数据来对存储器单元进行编程; 用于感测存储器单元的程序状态以验证存储器单元的程序状态的第一程序验证步骤; 数据恢复步骤，如果第一程序验证结果被确定为通过，则恢复与页面缓冲器中的程序数据相同的数据; 以及使用相同的数据执行第一程序操作和第二程序验证操作。（附图标记）（AA）开始; （BB，DD）失败; （CC，EE）通行证; （FF）结束; （S210）输入程序数据; （S220）第一程序; （S230）验证第一个程序; （S240，S290）验证结果; （S250，S300）增加程序电压; （S260）重新输入节目数据; （S270）第二节目; （S280）验证第二个程序

6. 发明授权

KR101189011B1 반도체 메모리 장치 有权
标题翻译：半导体存储装置
公开(公告)号：KR101189011B1
公开(公告)日：2012-10-08
申请号：KR1020100104856
申请日：2010-10-26
申请人： 에스케이하이닉스 주식회사
发明人： 조용덕
IPC分类号： G11C16/06 , G11C16/24 , G11C16/08 , G11C16/26
CPC分类号： G11C7/1048 , G11C7/1051 , G11C7/1069 , G11C16/26 , G11C2216/14
摘要： 반도체 메모리 장치는 제1 및 제2 페이지 버퍼 그룹들과, 제1 페이지 버퍼 그룹의 페이지 버퍼를 제1 로컬 입출력 라인 및 제1 로컬 입출력 반전 라인과 연결시키거나 제2 페이지 버퍼 그룹의 페이지 버퍼를 제2 로컬 입출력 라인 및 제2 로컬 입출력 반전 라인과 연결시키도록 구성된 연결 회로, 및 제1 로컬 입출력 라인 및 제1 로컬 입출력 반전 라인의 전압차를 센싱하거나 제2 로컬 입출력 라인 및 제2 로컬 입출력 반전 라인의 전압차를 센싱하여 선택된 페이지 버퍼의 데이터를 글로벌 입출력 라인으로 출력하도록 구성된 센스 앰프 회로를 포함한다.

7. 发明公开

KR1020120070445A 페이지 버퍼 회로 无效
标题翻译：页面缓冲电路
公开(公告)号：KR1020120070445A
公开(公告)日：2012-06-29
申请号：KR1020100132003
申请日：2010-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 김병영
IPC分类号： G11C16/06 , G11C16/30
CPC分类号： G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C2216/14
摘要： PURPOSE: A page buffer circuit is provided to make a dynamic latch maintain a sub latch value for a long time by reducing a leakage current of a transistor. CONSTITUTION: A main latch unit(10) differently sets a main latch value according to a sub latch output signal and outputs the main latch value to a first node. A sub latch unit(20) latches a voltage of a second node as a sub latch value in response to a storage enable signal and generates a sub latch output signal according to a sub latch value if an output enable signal is activated. A voltage determining unit(100) electrically connects or disconnects the first node and the second node in response to the storage enable signal and determines a voltage level of the second node in response to the storage enable signal.
摘要翻译：目的：提供一个页面缓冲电路，通过减少晶体管的漏电流使动态锁存器长时间保持子锁存值。构成：主锁存单元（10）根据子锁存器输出信号不同地设置主锁存值，并将主锁存值输出到第一节点。子锁存单元（20）响应于存储使能信号锁存第二节点的电压作为子锁存值，并且如果输出使能信号被激活，则根据子锁存值产生子锁存器输出信号。电压确定单元（100）响应于存储使能信号电连接或断开第一节点和第二节点，并且响应于存储使能信号确定第二节点的电压电平。

8. 发明公开

KR1020120037161A 비휘발성 메모리 无效
标题翻译：非易失性存储器
公开(公告)号：KR1020120037161A
公开(公告)日：2012-04-19
申请号：KR1020100098754
申请日：2010-10-11
申请人： 에스케이하이닉스 주식회사
发明人： 양창원
IPC分类号： G11C16/30 , G11C16/26 , G11C16/24 , G11C16/06
CPC分类号： G11C16/24 , G11C16/0483 , G11C16/26 , G11C2216/14
摘要： PURPOSE: A nonvolatile memory is provided to reduce malfunction of the nonvolatile memory by preventing the drop of internal power for supplying a precharge voltage. CONSTITUTION: A cell string(210) includes a plurality of memory cells which are serially connected. A bit line is connected to the cell string. A connection unit electrically connects the bit line to the sensing node in response to a bias. A page buffer(230) precharges the sensing node in response to its own data or does not precharge the sensing node. A precharge slowing unit(240) extends the precharge time of the sensing node by the page buffer.
摘要翻译：目的：提供非易失性存储器，通过防止用于提供预充电电压的内部电源的下降来减少非易失性存储器的故障。构成：单元串（210）包括串联连接的多个存储单元。位线连接到单元格串。连接单元响应于偏压将位线电连接到感测节点。页面缓冲器（230）响应于其自己的数据对感测节点进行预充电，或者不对感测节点进行预充电。预充电减速单元（240）通过页缓冲器延长感测节点的预充电时间。

9. 发明公开

KR1020120005823A 플래시 메모리 장치 및 그의 동작 방법 无效
标题翻译：闪存存储器件及其操作方法
公开(公告)号：KR1020120005823A
公开(公告)日：2012-01-17
申请号：KR1020100066497
申请日：2010-07-09
申请人： 에스케이하이닉스 주식회사
发明人： 정승현
IPC分类号： G11C16/16 , G11C16/06 , G11C16/24 , G11C16/26
CPC分类号： G11C16/16 , G11C16/26 , G11C16/3445 , G11C2216/14
摘要： PURPOSE: A flash memory device and an operation method thereof are provided to simultaneously output and erase data by transferring information about a repair column to a temporary latch and transferring result values from a read-out operation to a cache latch. CONSTITUTION: A memory block includes memory cells. A page buffer is connected to the bit lines corresponding to the memory cell. The page buffer comprises a cache latch unit(151), a main latch unit(152), and a temporary latch unit(153). The page buffer performs the data input and output operation of the memory cell. A control circuit controls the page buffer.
摘要翻译：目的：提供闪速存储器件及其操作方法，通过将关于修复列的信息传送到临时锁存器并将结果值从读出操作传送到高速缓存锁存器来同时输出和擦除数据。构成：存储块包括存储单元。页缓冲器连接到与存储单元对应的位线。页面缓冲器包括缓存锁存单元（151），主锁存单元（152）和临时锁存单元（153）。页面缓冲器执行存储单元的数据输入和输出操作。控制电路控制页面缓冲区。

10. 发明公开

KR20120005819A Non-volatile memory device and operation method thereof 有权
标题翻译：非易失性存储器件及其操作方法
公开(公告)号：KR20120005819A
公开(公告)日：2012-01-17
申请号：KR20100066492
申请日：2010-07-09
申请人： HYNIX SEMICONDUCTOR INC
发明人： LIM SANG O
IPC分类号： G11C16/06 , G11C16/24 , G11C16/26 , G11C16/30
CPC分类号： G11C7/12 , G11C16/0483 , G11C16/10 , G11C16/26 , G11C2216/14
摘要： PURPOSE: A non-volatile memory device and an operating method thereof are provided to simplify an operation by reducing the number of transistors which are included in a page buffer. CONSTITUTION: A plurality of latches stores data. A set/reset circuit(307) transmits the data saved in a selected latch to a common node. A transmission circuit transmits the data delivered to the common node to a first sensing node. A bit line transmission circuit(302) transmits the data to a bit line. A sensing circuit(304) transmits the data to a second sensing node. Discharge circuits(303,309) vary the electric potential of the common node.
摘要翻译：目的：提供非易失性存储器件及其操作方法，以通过减少页缓冲器中包括的晶体管的数量来简化操作。构成：多个锁存器存储数据。设置/复位电路（307）将保存在所选择的锁存器中的数据发送到公共节点。传输电路将传送到公共节点的数据发送到第一感测节点。位线传输电路（302）将数据发送到位线。感测电路（304）将数据发送到第二感测节点。放电电路（303,309）改变公共节点的电位。

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