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11. 发明公开

KR1020120087087A 기억 회로 审中-实审
标题翻译：存储器电路
公开(公告)号：KR1020120087087A
公开(公告)日：2012-08-06
申请号：KR1020120007541
申请日：2012-01-26
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오마루다꾸로
IPC分类号： G11C11/34 , G11C5/14 , H01L29/786
CPC分类号： G11C14/0018 , G11C5/14 , G11C11/34 , G11C11/41 , G11C14/00 , G11C14/0063 , H01L21/8258 , H01L27/0688 , H01L27/1156 , H01L27/1207 , H01L29/788 , H01L29/792 , H01L27/1225
摘要： PURPOSE: A memory circuit is provided to maintain a data signal by using a transistor with a channel in an oxide semiconductor layer when power is not supplied. CONSTITUTION: A memory circuit(111) includes a nonvolatile memory unit and a volatile memory unit. The nonvolatile memory unit includes a first transistor and a second transistor and maintains a data signal from the volatile memory unit in a node connected to a gate of a second transistor and one of a source or drain of a first transistor when the volatile memory unit stops. A booster circuit(112) is installed between a gate of a first transistor and a wire to supply power potential and boosts a voltage applied to the gate of the first transistor.
摘要翻译：目的：提供一种存储器电路，用于在未提供电源时通过使用具有氧化物半导体层中的沟道的晶体管来维持数据信号。构成：存储器电路（111）包括非易失性存储器单元和易失性存储器单元。非易失性存储器单元包括第一晶体管和第二晶体管，并且当易失性存储器单元停止时，将来自易失性存储器单元的数据信号保持在连接到第二晶体管的栅极和第一晶体管的源极或漏极中的一个的节点中。升压电路（112）安装在第一晶体管的栅极和导线之间以提供功率电位，并升压施加到第一晶体管的栅极的电压。

12. 发明公开

KR1020120068717A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020120068717A
公开(公告)日：2012-06-27
申请号：KR1020110135297
申请日：2011-12-15
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가마따고이찌로
IPC分类号： G11C7/10 , G11C11/34
CPC分类号： G11C16/3404 , G11C11/5621 , G11C16/0433
摘要： PURPOSE: A semiconductor device is provided to shorten a writing operation by integrally determining a potential of each memory cell on the same word line. CONSTITUTION: A memory cell(100) includes a first transistor(101), a second transistor(102), and a capacitive device(103). One of a source and a drain of the first transistor is electrically connected to a gate of the second transistor. The other of the source and the drain of the first transistor is electrically connected to a first bit line. A gate of the first transistor is electrically connected to a first word line. A second electrode of the capacitive device is electrically connected to a second word line. A gate of the second transistor is electrically connected to the first electrode of the capacitive device.
摘要翻译：目的：提供半导体器件，通过在同一字线上整体确定每个存储单元的电位来缩短写入操作。构成：存储单元（100）包括第一晶体管（101），第二晶体管（102）和电容器件（103）。第一晶体管的源极和漏极之一电连接到第二晶体管的栅极。第一晶体管的源极和漏极中的另一个电连接到第一位线。第一晶体管的栅极电连接到第一字线。电容器件的第二电极电连接到第二字线。第二晶体管的栅极电连接到电容器件的第一电极。

13. 发明公开

KR1020110126071A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020110126071A
公开(公告)日：2011-11-22
申请号：KR1020110045128
申请日：2011-05-13
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 요네다세이이치
IPC分类号： H01L27/092 , G11C11/34 , H01L29/786
CPC分类号： H01L27/1225 , H01L21/823807 , H01L21/8258 , H01L27/0605 , H01L27/1214 , H01L27/1229 , H01L27/1251 , H01L27/092
摘要： PURPOSE: A semiconductor device is provided to control power consumption using the logic circuit of a complementary type capable of reducing a penetrating current. CONSTITUTION: A logic circuit(100) comprises a logic(101) which executes logic operation and a transistor(102). The transistor controls the supply of electric potential about a second gate electrode. The switching of the transistor is controlled by electric potential which is given in a gate electrode. The logic comprises a p-channel type transistor(103) and an n-channel type transistor(104). The p-channel type transistor and the n-channel type transistor are connected between a first node and a second node. The p-channel type transistor and the n-channel type transistor are connected each other in series.
摘要翻译：目的：提供半导体器件以使用能够减少穿透电流的互补型逻辑电路来控制功耗。构成：逻辑电路（100）包括执行逻辑运算的逻辑（101）和晶体管（102）。晶体管控制围绕第二栅电极的电位供应。晶体管的切换由栅电极中给出的电位来控制。逻辑包括p沟道型晶体管（103）和n沟道型晶体管（104）。 p沟道型晶体管和n沟道型晶体管连接在第一节点和第二节点之间。 p沟道型晶体管和n沟道型晶体管串联连接。

14. 发明授权

KR101046999B1 반도체 메모리 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR101046999B1
公开(公告)日：2011-07-06
申请号：KR1020090047144
申请日：2009-05-28
申请人： 에스케이하이닉스 주식회사
发明人： 최영근
IPC分类号： G11C11/24 , G11C11/34 , G11C5/14 , G11C29/00
摘要： 반도체 메모리 장치는 셀트랜지스터와 셀커패시터로 구성된 리던던시 메모리셀; 상기 셀커패시터와 연결된 전원라인; 및 반전리페어신호에 응답하여 내부전원과 상기 전원라인을 연결하는 스위치부를 포함한다.
셀커패시터, 저장커패시터
摘要翻译：一种半导体存储器件包括：由单元晶体管和单元电容器组成的冗余存储单元; 连接到单元电容器的电源线; 以及开关单元，用于响应于反向修复信号而连接内部电源和电源线。

15. 发明公开

KR1020100128643A 트랜지스터회로 无效
标题翻译：晶体管电路
公开(公告)号：KR1020100128643A
公开(公告)日：2010-12-08
申请号：KR1020090047151
申请日：2009-05-28
申请人： 에스케이하이닉스 주식회사
发明人： 박상일
IPC分类号： G11C11/34 , G11C5/14
CPC分类号： G11C5/147 , H03K19/00315 , H03K19/01721
摘要： PURPOSE: A transistor circuit is provided to easily implement the MOS transistors having various threshold voltages by supplying internal voltage of various levels with back bias voltage. CONSTITUTION: A first buffer part(1) comprises a PMOS transistor(P11) pulling up a node(nd11) and a NMOS transistor(N11) pulling down the node. A second buffer part(2) comprises e PMOS transistor(P12) pulling up a node(nd12) and a NMOS transistor(N12) pulling down the node. A third buffer part(3) comprises a PMOS transistor(P13) pulling up a node(nd13) and a NMOS transistor(N13) pulling down the node.
摘要翻译：目的：提供晶体管电路，通过提供具有背偏压的各种电平的内部电压来容易地实现具有各种阈值电压的MOS晶体管。构成：第一缓冲部分（1）包括拉起节点（nd11）的PMOS晶体管（P11）和拉下节点的NMOS晶体管（N11）。第二缓冲器部分（2）包括上拉节点（nd12）的PMOS晶体管（P12）和拉下节点的NMOS晶体管（N12）。第三缓冲器部分（3）包括上拉节点（nd13）的PMOS晶体管（P13）和拉下节点的NMOS晶体管（N13）。

16. 发明授权

KR100929348B1 비정상 동작을 감시하기 위한 반도체 장치 및 방법 有权
公开(公告)号：KR100929348B1
公开(公告)日：2009-12-03
申请号：KR1020070061706
申请日：2007-06-22
申请人： 삼성전자주식회사
发明人： 이태훈 , 김정현
IPC分类号： G06F12/16 , G11C29/00 , G11C11/34
CPC分类号： G11C7/24 , G06F21/86
摘要： A semiconductor device includes a pull-up unit pulling up a voltage of an output node to a first voltage in response to a control signal, a photo sensing unit pulling down a voltage of the output node to a second voltage in response to an incident light, and a CPU, the CPU reset in response to the voltage of the output node produced in response to the incident light.

17. 发明公开

KR1020090088927A 직렬 및 병렬 모드를 갖는 메모리 시스템 및 방법 无效
标题翻译：具有串行和并行模式的记忆系统和方法
公开(公告)号：KR1020090088927A
公开(公告)日：2009-08-20
申请号：KR1020097013682
申请日：2007-12-10
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 편,홍범 , 오,학준 , 김,진기
IPC分类号： G11C7/10 , G11C11/34 , H03M9/00
CPC分类号： G11C7/1045 , G11C7/1006 , G11C7/1051 , G11C7/1075 , G11C7/1078 , G11C2207/107
摘要： Methods and systems are provided that allow the method of access to one or more memory banks to be performed using serial access, or using parallel access. In serial mode, each link operates as an independent serial link. In contrast, during serial mode, the links operate in common as a parallel link. Where input and output controls are received independently for each link for serial mode, a single set of input and output controls is used in common by all of the links during parallel mode. ® KIPO & WIPO 2009
摘要翻译：提供了允许使用串行访问或使用并行访问来执行访问一个或多个存储体的方法和系统。在串行模式下，每个链路都作为一个独立的串行链路运行。相比之下，在串行模式下，链路作为并行链路共同工作。在为串行模式的每个链路独立接收输入和输出控制的情况下，在并行模式期间，所有链路都使用一组输入和输出控制。 ®KIPO＆WIPO 2009

18. 发明授权

KR100809767B1 다이나믹형 램과 반도체 장치 有权
标题翻译：动态RAM和半导体器件
公开(公告)号：KR100809767B1
公开(公告)日：2008-03-04
申请号：KR1020000056255
申请日：2000-09-25
申请人： 엘피다 메모리 가부시키가이샤
发明人： 세키구치토모노리 , 카지가야카즈히코 , 키무라카츠타카 , 타케무라리이치로 , 타카하시츠기오 , 나카무라요시타카
IPC分类号： G11C11/34
CPC分类号： G11C7/02 , G11C5/025 , G11C5/063 , G11C7/18 , G11C11/4074 , G11C11/4097 , H01L27/0207 , H01L27/0214 , H01L27/10814 , H01L27/10882 , H01L27/10885 , H01L27/10897
摘要： 복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보 비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지며, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속한다.
다이나믹형 메모리셀, 어드레스 선택단자, 상보비트선쌍, 래치회로, 정보기억 캐패시터

19. 发明授权

KR100787664B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR100787664B1
公开(公告)日：2007-12-21
申请号：KR1020000044045
申请日：2000-07-29
申请人： 소니 주식회사
发明人： 구보따미찌따까 , 고바야시도시오
IPC分类号： G11C11/34
CPC分类号： G11C11/403 , G11C11/405 , H01L27/108
摘要： 정밀도에 영향을 끼치지 않고서 셀 면적을 줄일 수 있고, 배선층들의 수를 줄일 수 있고, 메모리 셀과 주변회로의 하이브리드 회로(hybrid circuit)를 저비용으로 용이하게 실현할 수 있는 반도체 장치가 제공되며, 이 장치는 비트라인, 워드라인, 컨트롤 게이트 라인, 워드라인에 접속된 제1 전극을 구비한 커패시터, 게이트 전극이 커패시터의 제2 전극에 접속되고 비트라인과 소정의 전위 사이에 접속된 NMOS를 포함하는 판독 트랜지스터, 및 게이트 전극이 컨트롤 게이트 라인에 접속되고 비트라인과 커패시터의 제2 전극 간에 접속된 NMOS를 포함하는 기입 트랜지스터를 포함한다.
메모리 셀, 기입 트랜지스터, 판독 트랜지스터, 비트라인, 워드라인.
摘要翻译：提供一种能够在不影响精度的情况下减小单元面积，减少布线层的数量并且以低成本容易地实现存储单元和外围电路的混合电路的半导体器件，被读出，包括NMOS连接在位线，字线，控制栅线之间，具有连接到字线电容器，栅电极连接到电容器的位线的第二电极和一预定的电势的第一电极并且写入晶体管包括连接在位线和电容器的第二电极之间的NMOS，以及连接到控制栅极线的栅极。

20. 发明授权

KR100778202B1 메모리 失效
公开(公告)号：KR100778202B1
公开(公告)日：2007-11-22
申请号：KR1020060006256
申请日：2006-01-20
申请人： 산요덴키가부시키가이샤
发明人： 미야모또히데아끼 , 사까이나오후미 , 야마다고우이찌 , 마쯔시따시게하루
IPC分类号： G11C11/34 , G11C11/22
CPC分类号： G11C11/22
摘要： 제조 프로세스의 변동에 관계없이, 데이터의 판독 시에, 판독 전압이 작아지는 것을 억제하는 것이 가능한 메모리를 제공한다. 이 메모리는, 전하 축적 수단과, 제1 전계 효과형 트랜지스터와, 데이터 판별 수단을 구비하고 있다. 그리고, 제1 전계 효과형 트랜지스터의 제어 단자와 나머지 한쪽의 단자 사이의 전압은, 제1 전계 효과형 트랜지스터의 임계치 전압을 이용하여, 제1 전계 효과형 트랜지스터가 온 상태와 오프 상태의 경계 상태의 근방의 오프 상태로 되는 임계치 전압으로 설정된다.
캐패시터, 전계 효과, 비트선, 디스터브

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