专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR100964255B1 반도체기억장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR100964255B1
公开(公告)日：2010-06-16
申请号：KR1020030016210
申请日：2003-03-14
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 엘피다 메모리 가부시키가이샤 , 가부시기가이샤 히다치초엘에스아이시스템즈
发明人： 미야타케신이치 , 카지가야카즈히코 , 미야자와카즈유키 , 세키구치토모노리 , 타케무라리이치로 , 사카타타케시
IPC分类号： G11C11/4097
CPC分类号： H01L27/108 , G11C7/18 , G11C11/403 , G11C11/406 , G11C11/40615 , G11C11/4097 , G11C2211/4013 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10897 , Y10S257/905 , Y10S257/906
摘要： 본 발명은, 반도체 기억장치에 관한 것으로, 메모리셀 면적의 증가를 억제하고, 또 초고속의 판독시간을 얻고, 또한 셀프 리프레시 시에는 리프레시간격을 길게 잡으므로써, 고집적 또는 초고속, 더욱 정보 보유시의 소비전력을 대폭 삭감할 수 있는 반도체 기억장치를 제공한다.
1교점 셀ㆍ2셀/비트방식을 이용한 DRAM이고, 1교점 6F
2 셀을 이용한 트윈셀구조는 비트선쌍(BL, /BL)과 워드선(WL)의 모든 교점에 대응하는 위치에 메모리셀(MC)이 배치되고, 워드선(WL) 피치의 반분을 F로 할 때, 비트선쌍(BL, /BL)의 비트선의 피치가 2F보다 크고 또한 4F보다 작게 된다. 또한, 메모리셀(MC)의 트랜지스터의 소스, 채널, 드레인을 형성하는 실리콘 기판상의 액티브영역(AA)이 비트선쌍(BL, /BL)의 방향에 대해 비스듬하게 형성되는 기술은 제공한다.
摘要翻译：本发明涉及一种半导体存储器件，其中存储器单元的面积的增加被抑制并且获得高速读取时间，并且刷新间隔在自刷新中较长，提供了一种能够大大降低功耗的半导体存储器件。

2. 发明公开

KR1020030051216A 반도체 집적회로장치 有权
标题翻译：半导体集成电路设备
公开(公告)号：KR1020030051216A
公开(公告)日：2003-06-25
申请号：KR1020020069953
申请日：2002-11-12
申请人： 엘피다 메모리 가부시키가이샤
发明人： 타카우라노리카츠 , 타케무라리이치로 , 마츠오카히데유키 , 키무라신이치로 , 아사쿠라히사오 , 나가이료 , 야마다사토루
IPC分类号： H01L27/108
CPC分类号： H01L27/105 , H01L27/10897
摘要： PURPOSE: To reduce unevenness of a threshold voltage of a MISFET or MISFET pair for constituting, for example, a sense amplifier. CONSTITUTION: In a logic circuit region having a logic circuit necessary to drive a memory cell such as a sense amplifier circuit or the like, n-type active regions nw1, nw2 not having a gate electrode are disposed at both ends of active regions (nwp1, nwp2) having p-channel MISFET pair for constituting the sense amplifier, and (L4-L5), (L6-L5) and (L4-L6), wherein L4 is the distance between the region nwp1 and the region nw1, L6 is the distance between the region newp2 and the region nw2, and L5 is the distance between the region nwp1 and the region nwp2, are set substantially '0' or less than twice a minimum processing size. As a result, the unevenness of the shape of an element isolation groove in the L4, L5 and L6 is reduced, and a threshold voltage difference of the MISFET pair can be suppressed.
摘要翻译：目的：减少用于构成例如读出放大器的MISFET或MISFET对的阈值电压的不均匀性。构成：在具有驱动诸如读出放大器电路等的存储单元所必需的逻辑电路的逻辑电路区域中，在有源区（nwp1）的两端设置不具有栅电极的n型有源区nw1，nw2 ，（L4-L5），（L6-L5）和（L4-L6），其中L4是区域nwp1和区域nw1之间的距离，L6是区域newp2和区域nw2之间的距离，以及L5是区域nwp1和区域nwp2之间的距离，被设置为基本上为“0”或小于最小处理大小的两倍。结果，L4，L5和L6中的元件隔离槽的形状不均匀性降低，并且可以抑制MISFET对的阈值电压差。

3. 发明授权

KR100809767B1 다이나믹형 램과 반도체 장치 有权
标题翻译：动态RAM和半导体器件
公开(公告)号：KR100809767B1
公开(公告)日：2008-03-04
申请号：KR1020000056255
申请日：2000-09-25
申请人： 엘피다 메모리 가부시키가이샤
发明人： 세키구치토모노리 , 카지가야카즈히코 , 키무라카츠타카 , 타케무라리이치로 , 타카하시츠기오 , 나카무라요시타카
IPC分类号： G11C11/34
CPC分类号： G11C7/02 , G11C5/025 , G11C5/063 , G11C7/18 , G11C11/4074 , G11C11/4097 , H01L27/0207 , H01L27/0214 , H01L27/10814 , H01L27/10882 , H01L27/10885 , H01L27/10897
摘要： 복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보 비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지며, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속한다.
다이나믹형 메모리셀, 어드레스 선택단자, 상보비트선쌍, 래치회로, 정보기억 캐패시터

4. 发明公开

KR1020010051254A 다이나믹형 램과 반도체장치 无效
标题翻译：动态RAM和半导体存储器
公开(公告)号：KR1020010051254A
公开(公告)日：2001-06-25
申请号：KR1020000063100
申请日：2000-10-26
申请人： 엘피다 메모리 가부시키가이샤
发明人： 후지사와히로키 , 타케무라리이치로 , 아라이코지
IPC分类号： G11C11/4063
CPC分类号： H01L27/0207 , G11C5/025 , G11C5/063 , G11C7/18 , G11C8/08 , G11C11/4097 , H01L27/10882 , H01L27/10885 , H01L27/10897
摘要： PURPOSE: To provide a dynamic RAM of one intersection point type in which operation margin is improved and chip area per bit is reduced. CONSTITUTION: The dynamic RAM is provided with plural bit lines, plural word lines, plural memory mats which include plural memory cells coupled to the plural bit lines and the plural word lines and arranged in the direction of the bit line, and with a row of sense amplifiers provided in a region between memory mats arranged in the direction of the bit lines and comprising plural latch circuits in which input/output nodes are connected to half of bit lines provided in these memory mats. For normal memory mats excluding both end parts in the direction of the bit lines, any one word line of memory mats is activated, and for end memory mats provided at both ends in the direction of the bit lines, word lines of both memory mats are simultaneously activated.
摘要翻译：目的：提供一个交叉点类型的动态RAM，其中操作余量得到改善，并且每位的码片面积减少。构成：动态RAM设置有多个位线，多个字线，多个存储器衬垫，其包括耦合到多个位线和多个字线的多个存储单元，并且布置在位线的方向上，并且具有一行读出放大器设置在布置在位线方向上的存储器垫之间的区域中，并且包括多个锁存电路，其中输入/输出节点连接到设置在这些存储器垫中的位线的一半。对于沿位线方向排除两端部分的正常存储器衬垫，存储器垫的任何一个字线被激活，并且对于在位线方向两端提供的端存储器垫，两个存储器垫的字线是同时激活。

5. 发明公开

KR1020010050636A 다이나믹형 램과 반도체 장치 有权
标题翻译：动态RAM和半导体器件
公开(公告)号：KR1020010050636A
公开(公告)日：2001-06-15
申请号：KR1020000056255
申请日：2000-09-25
申请人： 엘피다 메모리 가부시키가이샤
发明人： 세키구치토모노리 , 카지가야카즈히코 , 키무라카츠타카 , 타케무라리이치로 , 타카하시츠기오 , 나카무라요시타카
IPC分类号： G11C11/34
CPC分类号： G11C7/02 , G11C5/025 , G11C5/063 , G11C7/18 , G11C11/4074 , G11C11/4097 , H01L27/0207 , H01L27/0214 , H01L27/10814 , H01L27/10882 , H01L27/10885 , H01L27/10897
摘要： PURPOSE: To provide a dynamic RAM of single-intersection type, where an operation margin is improved, and to provide a semiconductor device. CONSTITUTION: A dynamic RAM has a plurality of word lines connected to the address selection terminals of a plurality of dynamic memory cells, a plurality of complementary bit line couples connected to respective input/output terminals of the dynamic memory cells and are arranged in mutually opposite directions and a sense amplifier string formed of a plurality of latch circuits, to which operation voltage is given corresponding to the operation timing signal and amplifies the voltage difference of the complementary bit line pairs. Common electrodes installed by making them face an accumulation node being the connection point of address selective MOSFET of the dynamic memory cells installed on both sides with the sense amplifier string as a center and an information storage capacitor are mutually connected, while circuit connections in the sense amplifier string are secured by a wiring means using the electrodes. Thus, complementary noise, generated in the two plate electrodes installed across the sense amplifier string, is canceled and is substantially reduced.
摘要翻译：目的：提供一种单路交叉型动态RAM，提高了操作余量，并提供了半导体器件。构成：动态RAM具有连接到多个动态存储单元的地址选择端的多条字线，连接到动态存储单元的相应输入/输出端的多个互补位线耦合并且相互相对布置方向和由多个锁存电路形成的读出放大器串，对应于操作定时信号给予操作电压，并放大互补位线对的电压差。通过使公共电极面对累积节点作为安装在两侧的动态存储单元的地址选择性MOSFET的连接点，以感测放大器串为中心，信息存储电容器相互连接，而电路连接在某种意义上放大器串由使用电极的布线装置固定。因此，在安装在感测放大器串两端的两个平板电极中产生的互补噪声被消除并且大大减小。

6. 发明授权

KR100908549B1 반도체 집적회로장치 有权
标题翻译： 반도체집적회로장치
公开(公告)号：KR100908549B1
公开(公告)日：2009-07-20
申请号：KR1020020069953
申请日：2002-11-12
申请人： 엘피다 메모리 가부시키가이샤
发明人： 타카우라노리카츠 , 타케무라리이치로 , 마츠오카히데유키 , 키무라신이치로 , 아사쿠라히사오 , 나가이료 , 야마다사토루
IPC分类号： H01L27/108
CPC分类号： H01L27/105 , H01L27/10897
摘要： MISFET, 예컨대 센스앰프를 구성하는 MISFET쌍의 문턱치 전압의 변동을 저감한다.
센스앰프회로 등, 메모리셀을 구동하기 위해 필요한 논리회로가 형성되는 논리회로 영역에 있어서, 센스앰프를 구성하는 p채널형 MISFET쌍이 형성되는 활성영역(nwp1, nwp2)의 양단에, 게이트전극(17)을 갖지 않는 n형 활성영역(nw1, nw2)을 배치하고, 활성영역(nwp1)과 활성영역(nw1)과의 거리(L4), 활성영역(nwp2)과 활성영역(nw2)과의 거리(L6) 및 활성영역(nwp1)과 활성영역(nwp2)과의 사이의 거리(L5)로 한 경우, (L4 - L5), (L6 - L5) 및 (L4 - L6)를 거의 0 혹은 최소가공치수의 2배 이하로 한다. 그 결과, L4부, L5부 및 L6부에서의 소자분리 홈의 형상의 변동이 저감하고, MISFET쌍의 문턱치전압 차를 억제할 수 있다.

센스앰프, 메모리셀, 논리회로, 활성영역, 문턱치전압, 소자분리 홈, 게이트전극, MISFET
摘要翻译：提供了一种半导体集成电路器件，其中可以减小构成读出放大器的MISFET（例如，MISFET对）的阈值电压的变化。在形成有驱动存储器单元所需的读出放大器电路等逻辑电路的逻辑电路区域中，在p沟道型MISFET对的有源区域的两端配置不具有栅极电极的n型有源区域用于构成读出放大器。假设有源区域nwp1和nw1之间的宽度是L4，有源区域nwp2和nw2之间的宽度是L6，并且有源区域nwp1和nwp2之间的宽度是L5，（L4-L5），（L6-L5）和 L4-L6）被设定为几乎等于零或小于最小处理尺寸的两倍，从而可以减小具有宽度L4，L5和L6的器件隔离沟槽的形状变化，并且可以减小 MISFET对可以减少。

7. 发明公开

KR1020030074478A 반도체기억장치 有权
公开(公告)号：KR1020030074478A
公开(公告)日：2003-09-19
申请号：KR1020030016210
申请日：2003-03-14
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 엘피다 메모리 가부시키가이샤 , 가부시기가이샤 히다치초엘에스아이시스템즈
发明人： 미야타케신이치 , 카지가야카즈히코 , 미야자와카즈유키 , 세키구치토모노리 , 타케무라리이치로 , 사카타타케시
IPC分类号： G11C11/4097
CPC分类号： H01L27/108 , G11C7/18 , G11C11/403 , G11C11/406 , G11C11/40615 , G11C11/4097 , G11C2211/4013 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10897 , Y10S257/905 , Y10S257/906
摘要： 본 발명은, 반도체 기억장치에 관한 것으로, 메모리셀 면적의 증가를 억제하고, 또 초고속의 판독시간을 얻고, 또한 셀프 리프레시 시에는 리프레시간격을 길게 잡으므로써, 고집적 또는 초고속, 더욱 정보 보유시의 소비전력을 대폭 삭감할 수 있는 반도체 기억장치를 제공한다.
1교점 셀ㆍ2셀/비트방식을 이용한 DRAM이고, 1교점 6F
2 셀을 이용한 트윈셀구조는 비트선쌍(BL, /BL)과 워드선(WL)의 모든 교점에 대응하는 위치에 메모리셀(MC)이 배치되고, 워드선(WL) 피치의 반분을 F로 할 때, 비트선쌍(BL, /BL)의 비트선의 피치가 2F보다 크고 또한 4F보다 작게 된다. 또한, 메모리셀(MC)의 트랜지스터의 소스, 채널, 드레인을 형성하는 실리콘 기판상의 액티브영역(AA)이 비트선쌍(BL, /BL)의 방향에 대해 비스듬하게 형성되는 기술은 제공한다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式