基本信息:
- 专利标题： 트랜지스터회로
- 专利标题（英）：Transistor circuit
- 专利标题（中）：晶体管电路
- 申请号：KR1020090047151 申请日：2009-05-28
- 公开(公告)号：KR1020100128643A 公开(公告)日：2010-12-08
- 发明人： 박상일
- 申请人： 에스케이하이닉스 주식회사
- 申请人地址： 경기도 이천시 부발읍 경충대로 ****
- 专利权人： 에스케이하이닉스 주식회사
- 当前专利权人： 에스케이하이닉스 주식회사
- 当前专利权人地址： 경기도 이천시 부발읍 경충대로 ****
- 代理人： 특허법인아주
- 主分类号： G11C11/34
- IPC分类号： G11C11/34 ; G11C5/14
摘要：
PURPOSE: A transistor circuit is provided to easily implement the MOS transistors having various threshold voltages by supplying internal voltage of various levels with back bias voltage. CONSTITUTION: A first buffer part(1) comprises a PMOS transistor(P11) pulling up a node(nd11) and a NMOS transistor(N11) pulling down the node. A second buffer part(2) comprises e PMOS transistor(P12) pulling up a node(nd12) and a NMOS transistor(N12) pulling down the node. A third buffer part(3) comprises a PMOS transistor(P13) pulling up a node(nd13) and a NMOS transistor(N13) pulling down the node.
摘要（中）：
目的：提供晶体管电路，通过提供具有背偏压的各种电平的内部电压来容易地实现具有各种阈值电压的MOS晶体管。 构成：第一缓冲部分（1）包括拉起节点（nd11）的PMOS晶体管（P11）和拉下节点的NMOS晶体管（N11）。 第二缓冲器部分（2）包括上拉节点（nd12）的PMOS晶体管（P12）和拉下节点的NMOS晶体管（N12）。 第三缓冲器部分（3）包括上拉节点（nd13）的PMOS晶体管（P13）和拉下节点的NMOS晶体管（N13）。