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1. 发明专利

JP5703882B2 デジタルPLL回路及びクロック生成方法有权
标题翻译：数字PLL电路和时钟生成方法
公开(公告)号：JP5703882B2
公开(公告)日：2015-04-22
申请号：JP2011063109
申请日：2011-03-22
申请人：富士通株式会社
发明人：中牟田浩志 , 古山義人
IPC分类号： H03K5/26 , H03L7/08 , H03L7/085
CPC分类号： H03L7/091 , H03K21/023 , H03K23/54 , H03L7/093 , H03L7/183 , H03L7/23

2. 发明专利

JP4988840B2 Low-power modulus divider stage of 有权
公开(公告)号：JP4988840B2
公开(公告)日：2012-08-01
申请号：JP2009518531
申请日：2007-06-27
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ス、ウェンジュン , ナラソング、チューチャーン
IPC分类号： H03K23/66 , H03K23/00
CPC分类号： H03K23/54

3. 发明专利

JP2006314134A Method and circuit for producing high-speed count 审中-公开
标题翻译：生产高速计数器的方法和电路
公开(公告)号：JP2006314134A
公开(公告)日：2006-11-16
申请号：JP2006203465
申请日：2006-07-26
申请人： Micron Technol Inc , マイクロン・テクノロジー・インコーポレーテッドMicron Technology,Inc.
发明人： MANNING TROY A
IPC分类号： H03K21/00 , H03K23/42 , H03K23/00 , H03K23/44 , H03K23/54
CPC分类号： H03K23/44 , H03K23/54
摘要： PROBLEM TO BE SOLVED: To provide a high-speed counter circuit which produces digital counts, with a plurality of bits to control the timing of operations in a memory device.
SOLUTION: A counter circuit includes a series of registers driven by two phase shifted clocks. A clock generator in the counter circuit generates four asymmetric clock signals for driving each of the registers. The registers are formed from input and output stages, each having two sets of switches. The first set of switches in each stage provides a supply voltage to a stage output, in response to the asymmetric clocks. The second set of switches supplies a ground to the stage output, in response to the asymmetric clocks. To accelerate response of the switching circuits, isolation switches decouple the first set of switches in each pair from the stage output during switching of the second set of switches, thereby removing the load of stage output due to the second set of switches.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种产生数字计数的高速计数器电路，具有多个位以控制存储器件中的操作时序。解决方案：一个计数器电路包括由两个相移时钟驱动的一系列寄存器。计数器电路中的时钟发生器产生用于驱动每个寄存器的四个非对称时钟信号。寄存器由输入和输出级形成，每级具有两组开关。响应于不对称时钟，每个级中的第一组开关为电平输出提供电源电压。响应于不对称时钟，第二组开关为舞台输出提供接地。为了加速开关电路的响应，隔离开关在第二组开关切换期间将每对开关中的第一组开关与级输出分离，从而消除由于第二组开关而产生的级输出的负载。版权所有（C）2007，JPO＆INPIT

4. 发明专利

JPS5943014B2 JPS5943014B2 - 失效
公开(公告)号：JPS5943014B2
公开(公告)日：1984-10-19
申请号：JP4037477
申请日：1977-04-11
申请人： Hitachi Ltd
发明人： ICHIBA TADAYUKI
IPC分类号： H03K23/54
CPC分类号： H03K23/54

5. 发明专利

JPS54149457A Integrated frequency divider circuit 失效
标题翻译：集成式分频电路
公开(公告)号：JPS54149457A
公开(公告)日：1979-11-22
申请号：JP5797279
申请日：1979-05-10
申请人： Rca Corp
发明人： ARUBIN RIYUUBEN BARABAN , SUCHIIBUN ARAN SUTETSUKURA
IPC分类号： H01L21/82 , H01L21/8222 , H01L27/06 , H01L27/082 , H03K3/287 , H03K5/151 , H03K23/52 , H03K23/54
CPC分类号： H03K23/54 , H01L27/0828 , H03K3/287 , H03K5/151

6. 发明专利

JP5089820B2 Divider circuit 有权
公开(公告)号：JP5089820B2
公开(公告)日：2012-12-05
申请号：JP2012164270
申请日：2012-07-25
申请人：株式会社半導体エネルギー研究所
发明人：圭高橋 , 良明伊藤
IPC分类号： H03K23/44 , H03K3/356 , H03K23/54
CPC分类号： H03K23/54 , G06F1/06 , H03K21/12 , H03K21/406

7. 发明专利

JP2011250057A Divider circuit, frequency dividing device and electronic apparatus 审中-公开
标题翻译：分路电路，频率分路装置和电子装置
公开(公告)号：JP2011250057A
公开(公告)日：2011-12-08
申请号：JP2010120178
申请日：2010-05-26
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： ORII TOSHIO
IPC分类号： H03K23/42 , H03K5/151
CPC分类号： H03K23/54 , H03K5/151
摘要： PROBLEM TO BE SOLVED: To provide a divider circuit which can generate and output a phase synchronized output signal and inverted signal thereof.SOLUTION: A divider circuit 1 consists of a clock signal generation part 10, a frequency-divided signal generation part 20, and an output signal generation part 30. From the output signal generation part 30, output signals OUT and XOUT, having their phase almost completely synchronized, are being generated and output by clocked inverters X15 and X19 whose state of operation or non-operation can be switched by a common clock signal CLOCK.
摘要翻译：要解决的问题：提供一种可产生和输出相位同步输出信号及其反相信号的分频电路。解决方案：分频器电路1由时钟信号产生部分10，分频信号产生部分20和输出信号产生部分30组成。从输出信号产生部分30输出信号OUT和XOUT，具有它们的相位几乎完全同步，由时钟反相器X15和X19产生和输出，其工作状态或非操作可以由公共时钟信号CLOCK切换。版权所有（C）2012，JPO＆INPIT

8. 发明专利

JP4536007B2 Semiconductor integrated circuit device 有权
公开(公告)号：JP4536007B2
公开(公告)日：2010-09-01
申请号：JP2005513145
申请日：2004-07-15
申请人：ローム株式会社
发明人：英敏西川
IPC分类号： H03K5/13 , H03K23/54 , H03M9/00
CPC分类号： H03M9/00 , H03K23/54

9. 发明专利

JP2009159296A Device and method for generating clock signal 审中-公开
标题翻译：用于产生时钟信号的装置和方法
公开(公告)号：JP2009159296A
公开(公告)日：2009-07-16
申请号：JP2007334980
申请日：2007-12-26
申请人： Panasonic Corp , パナソニック株式会社
发明人： TOKUNAGA YUSUKE , SAKIYAMA SHIRO , MICHIMASA SHIRO , MATSUMOTO AKINORI
IPC分类号： H03K5/135 , G06F1/06 , H03K5/15
CPC分类号： H03K5/135 , H03K5/1565 , H03K23/54 , H03K2005/00241
摘要： PROBLEM TO BE SOLVED: To generate a clock signal having a desired phase from input multi-phase clock signals with a relatively small circuit scale. SOLUTION: In a device for generating a clock signal having a desired phase from input multi-phase clock signals, an intermediate clock generator (11) generates, by using one of the input multi-phase clock signals as a reference clock signal, multi-phase intermediate clock signals in which one cycle is equal to a plurality of cycles of the reference clock signal. A first phase selector (12) selects one of the multi-phase intermediate clock signals. A second phase selector (13) selects one of the multi-phase clock signals. A latch circuit (14) latches the intermediate clock signal selected by the first phase selector (12) with the clock signal selected by the second phase selector (13). COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：从具有相对小的电路规模的输入多相时钟信号产生具有所需相位的时钟信号。解决方案：在用于从输入多相时钟信号产生期望相位的时钟信号的装置中，中间时钟发生器（11）通过使用输入多相时钟信号之一作为基准时钟信号，其中一个周期等于参考时钟信号的多个周期的多相中间时钟信号。第一相选择器（12）选择多相中间时钟信号之一。第二相选择器（13）选择多相时钟信号之一。锁存电路（14）将由第一相位选择器（12）选择的中间时钟信号与由第二相位选择器（13）选择的时钟信号锁存。版权所有（C）2009，JPO＆INPIT

10. 发明专利

JP2008509590A Frequency divider 有权
公开(公告)号：JP2008509590A
公开(公告)日：2008-03-27
申请号：JP2007524447
申请日：2005-07-27
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
发明人：ドミニクス、エム．ウェー．レーナーツ , ブラム、ナウタ , ムスタファ、アカール
IPC分类号： H03K23/00 , G06F1/08 , H03K21/00
CPC分类号： H03K23/54 , H03K3/356017 , H03K23/542
摘要：第１のラッチ回路（１０）および第２のラッチ回路（１０'）を備え、第２のラッチ回路（１０'）が第１のラッチ回路（１０）に交差結合されている周波数分周器。各ラッチ（１０、１０'）は、それぞれラッチ（１１）に結合されたセンス増幅器をそれぞれ含む。センス増幅器は、第１の周波数を有する第１のクロック信号（ｆ）およびそれぞれの第１のクロック補信号（ｆ）を受け取るための第１のクロック入力部を含む。ラッチ（１１）は、第２の周波数を有する第２のクロック信号およびそれぞれの第２のクロック補信号を受け取るための第２のクロック入力部（２ｆ、２ｆ）を含み、第２の周波数は第１の周波数のほぼ２倍である。

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