专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2017118192A タイミング信号生成装置、電子機器および移動体审中-公开
公开(公告)号：JP2017118192A
公开(公告)日：2017-06-29
申请号：JP2015248843
申请日：2015-12-21
申请人：セイコーエプソン株式会社 , Seiko Epson Corp
发明人： MAKI YOSHIYUKI , SHIMADA HIROYUKI
IPC分类号： H03L7/08 , H03L7/26
CPC分类号： H03L7/26 , G01S19/14 , G01S19/37 , G01S19/39 , G04F5/14 , H03L1/027 , H03L7/099 , H03L7/183
摘要：【課題】設置環境の温度変動が生じても、長期にわたり高精度なタイミング信号を生成することができるタイミング信号生成装置を提供すること、また、かかるタイミング信号生成装置を備える電子機器および移動体を提供すること。【解決手段】タイミング信号生成装置1は、基準タイミング信号を出力するGPS受信機10と、入力される電圧値Vconに応じたクロック信号を出力する原子発振器30と、基準タイミング信号とクロック信号との同期状態に応じて電圧値Vconを調整する位相比較器21、ループフィルター22および分周器24と、原子発振器30の温度に応じた信号を出力する温度センサー40と、クロック信号を周波数変換して出力するDDS60と、温度センサー40の出力に基づいて、DDS60を制御するDSP23と、を備える。【選択図】図1

2. 发明专利

JP5841993B2 PLL回路、キャリブレーション方法及び無線通信端末有权
标题翻译： PLL电路，校正方法和无线电通信终端
公开(公告)号：JP5841993B2
公开(公告)日：2016-01-13
申请号：JP2013503358
申请日：2012-02-17
申请人：パナソニック株式会社
发明人：嶋高広
IPC分类号： H03L7/08 , H03L7/10
CPC分类号： H03L7/08 , H03L7/099 , H03L7/10 , H03L7/183 , H03L2207/06

3. 发明专利

JP2015222918A フラクショナルPLL回路审中-公开
标题翻译：部分PLL电路
公开(公告)号：JP2015222918A
公开(公告)日：2015-12-10
申请号：JP2014107302
申请日：2014-05-23
申请人：株式会社リコー
发明人：田辺潤
IPC分类号： H03L7/183
CPC分类号： H04L7/0331 , H03L7/081 , H03L7/183 , H04B1/7073
摘要：【課題】電圧制御発振器の発振周波数が高速の場合においても、ジッタを低減させることのできるフラクショナルPLL回路を提供する。【解決手段】入力クロック信号と帰還信号との位相差に応じた制御電圧を出力する位相周波数比較器11と、制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振器14と、出力クロック信号のクロックの1周期を所定個数に等分した位相のいずれかを選択し、選択した位相に立ち上がりエッジを有する移相クロック信号を生成する位相選択回路16と、移相クロック信号を分周する分周器17と、移相クロック信号の周期を予め決められた移相量で変化させた長さにするよう、位相選択回路16によって選択される移相クロック信号の立ち上がりエッジの位相を決定し、該位相を選択するよう位相選択回路16を制御する位相コントローラ15とを備え、位相コントローラ15は分周された移相クロック信号によって動作する。【選択図】図1
摘要翻译：要解决的问题：提供一种分压PLL电路，即使当压控振荡器的振荡频率高时也可以降低抖动。解决方案：分数PLL电路包括：相位频率比较器11，其根据相位输出控制电压输入时钟信号和反馈信号之间的差; 压控振荡器14，根据控制电压产生频率的输出时钟信号; 相位选择电路16，其选择将输出时钟信号的时钟的一个周期均匀地分割为规定数的相位中的任一个，并生成在所选择的相位中具有上升沿的相移时钟信号; 分频相位时钟信号的分频器17; 以及相位控制器15，其确定由相位选择电路16选择的相移时钟信号的上升沿的相位，使得相移时钟信号的周期变为预定相位量的长度，并且控制相位选择电路16，以选择相位。相位控制器15由分频相移时钟信号操作。

4. 发明专利

JP5722356B2 低電力非同期カウンタ及び方法有权
标题翻译：低功耗异步计数器和方法
公开(公告)号：JP5722356B2
公开(公告)日：2015-05-20
申请号：JP2013002499
申请日：2013-01-10
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：ガン・ジャン
IPC分类号： H03K5/26 , H03L7/085
CPC分类号： H03L7/183 , H03K21/12 , H03L2207/50

5. 发明专利

JP2013201628A Semiconductor integrated circuit 有权
标题翻译：半导体集成电路
公开(公告)号：JP2013201628A
公开(公告)日：2013-10-03
申请号：JP2012069033
申请日：2012-03-26
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： TAKI YOSHITAKA
IPC分类号： H03L7/095 , G06F1/04
CPC分类号： H03L7/089 , H03L7/183
摘要： PROBLEM TO BE SOLVED: To accurately diagnose an up-spread side operational state and a down-spread side operational state of a center-spread SSCG while suppressing effects of noise caused by a diagnostic circuit on a clock frequency output by the SSCG.SOLUTION: The SSCG for generating a center-spread modulated clock centering on a frequency that is a predetermined multiple of the frequency of an input reference clock includes a phase comparator, a VCO, and a modulation circuit comprising a frequency divider and a division ratio modulation circuit. The division ratio modulation circuit supplies the frequency divider with a division ratio modulated above and below the predetermined multiple, and outputs a corresponding magnitude relationship as a spread direction identification signal. The diagnostic circuit includes a counter for counting the modulated clock and performs the counting action in an up-spread or down-spread side period on the basis of the spread direction identification signal. An operational state of the SSCG is examined for failure or the like on the basis of a value counted up for a predetermined period.
摘要翻译：要解决的问题：为了准确地诊断中心扩展SSCG的向上扩展侧操作状态和向下扩展侧操作状态，同时抑制由诊断电路引起的噪声对SSCG输出的时钟频率的影响。解决方案：用于以基于输入参考时钟的频率的预定倍数的频率生成中心扩展调制时钟的SSCG包括相位比较器，VCO以及包括分频器和分频比调制电路的调制电路。分频比调制电路为分频比提供高于和低于预定倍数的分频比，并输出相应的幅度关系作为扩展方向识别信号。诊断电路包括用于对调制时钟进行计数的计数器，并且基于扩展方向识别信号在向上扩展或向下扩展的侧周期中执行计数动作。基于在预定时间段内计数的值来检查SSCG的操作状态是否存在故障等。

6. 发明专利

JP2013128299A Electronic devices for communication utilizing energy detection and/or frequency synthesis 有权
标题翻译：用于通讯的电子设备，用于能源检测和/或频率合成
公开(公告)号：JP2013128299A
公开(公告)日：2013-06-27
申请号：JP2013006567
申请日：2013-01-17
申请人： Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： JOEL BENJAMIN LINSKY , GENE FONG , FARAMARZ SABOURI , EUGENE YANG , ZHAO DESONG , MARK LANE , THOMAS P CARGILL
IPC分类号： H04B1/16 , H03L7/093 , H03L7/183
CPC分类号： H04W52/029 , H03L7/183 , H03L7/193 , H03L7/23 , H03L2207/06 , H04W52/0245 , H04W68/00 , Y02D70/00 , Y02D70/142 , Y02D70/144 , Y02D70/164
摘要： PROBLEM TO BE SOLVED: To provide a system and method for reducing electric power in a page scan mode and an inquiry scan.SOLUTION: An electronic device for communication comprises a processor 435. The processor comprises a power scan module 446 configured to receive an energy detection signal for identifying detection of energy of a page signal or an inquiry signal. The power scan module is further configured to provide, upon receiving the energy detection signal, an instruction for performing a page scan or an inquiry scan.
摘要翻译：要解决的问题：提供一种用于在页面扫描模式和查询扫描中降低电力的系统和方法。用于通信的电子设备包括处理器435.处理器包括功率扫描模块446，其被配置为接收用于识别寻呼信号或查询信号的能量的检测的能量检测信号。功率扫描模块还被配置为在接收到能量检测信号时提供用于执行寻呼扫描或查询扫描的指令。版权所有（C）2013，JPO＆INPIT

7. 发明专利

JP2013106062A Frequency divider circuit and pll circuit 有权
标题翻译：频率分路电路和PLL电路
公开(公告)号：JP2013106062A
公开(公告)日：2013-05-30
申请号：JP2011246362
申请日：2011-11-10
申请人： Handotai Rikougaku Kenkyu Center:Kk , 株式会社半導体理工学研究センター
发明人： OKADA KENICHI , AHMED MAGDY HASSAN MUSA
IPC分类号： H03K27/00 , H03K5/00 , H03K23/52 , H03K23/54 , H03L7/08
CPC分类号： H03L5/00 , H03B19/06 , H03K3/0322 , H03L7/183 , H03L7/24
摘要： PROBLEM TO BE SOLVED: To achieve an injection-locked frequency divider circuit which has such a circuit size as to be subject a signal to 1/2 frequency division, 1/8 frequency division and further 1/8 frequency division with low power consumption.SOLUTION: A frequency divider circuit has: a ring oscillator 11 having an even number N of delay elements DL1 to DL4; and a synchronization signal injection circuit for generating a synchronization signal from an input oscillation signal, and injecting the generated synchronization signal into at least a part of the plurality of delay elements. The frequency divider circuit outputs a frequency-divided signal of the input oscillation signal. One terminal to be controlled of a frequency divider transistor for turning the delay elements on/off is an injection node, and the synchronization signal injection circuit has injection differential pairs M1 to M4 having two auxiliary injection transistors provided in parallel to one another so as to be connected to the injection node of the two delay elements separated by M/2 pieces, and signal injection transistors M5 and M6 which allow the input oscillation signals RF4+ and RF4- to be input to a control terminal, and are connected to the injection differential pairs so as to generate a differential signal of the input oscillation signal in the connection node between the signal injection transistors and the injection node of the injection differential pairs.
摘要翻译：要解决的问题：为了实现具有这样的电路尺寸的注入锁定分频器电路，该电路的大小被分频为1/2分频，1/8分频，进一步为1/8分频，低能量消耗。解决方案：分频器电路具有：具有偶数N个延迟元件DL1至DL4的环形振荡器11; 以及同步信号注入电路，用于根据输入的振荡信号产生同步信号，并将产生的同步信号注入至多个延迟元件的一部分。分频器电路输出输入振荡信号的分频信号。用于使延迟元件导通/截止的分频晶体管的一个端子是注入节点，同步信号注入电路具有注入差分对M1至M4，其具有彼此平行设置的两个辅助注入晶体管，以便连接到由M / 2个分离的两个延迟元件的注入节点，并且允许输入振荡信号RF4 +和RF4-的信号注入晶体管M5和M6被输入到控制端，并且连接到注入差分以在信号注入晶体管和注入差分对的注入节点之间的连接节点中产生输入振荡信号的差分信号。版权所有（C）2013，JPO＆INPIT

8. 发明专利

JP2012199815A Digital pll circuit and clock generation method 有权
标题翻译：数字PLL电路和时钟产生方法
公开(公告)号：JP2012199815A
公开(公告)日：2012-10-18
申请号：JP2011063109
申请日：2011-03-22
申请人： Fujitsu Ltd , 富士通株式会社
发明人： NAKAMUTA HIROSHI , FURUYAMA YOSHITO
IPC分类号： H03L7/085 , H03K5/26 , H03L7/08 , H03L7/095
CPC分类号： H03L7/091 , H03K21/023 , H03K23/54 , H03L7/093 , H03L7/183 , H03L7/23
摘要： PROBLEM TO BE SOLVED: To provide a digital PLL circuit in which a pull-in operation is not affected by restriction of a range of a phase difference detection value.SOLUTION: A digital PLL circuit has: a digital phase detector 10 detecting a phase difference between a master clock and a slave clock, and outputting a phase difference detection value within a range of a length of 2π; a correction part 11 for correcting the phase difference detection value to a phase value not limited to the range depending on a comparison result between the phase difference detection value and a threshold; and a slave clock generation part 15 for generating the slave clock depending on the phase value outputted from the corrector.
摘要翻译：要解决的问题：提供一种数字PLL电路，其中引入操作不受限于相位差检测值的范围的影响。解决方案：数字PLL电路具有：数字相位检测器10，用于检测主时钟和从时钟之间的相位差，并输出2π长度范围内的相位差检测值; 校正部分11，用于根据相位差检测值和阈值之间的比较结果将相位差检测值校正为不限于该范围的相位值; 以及从时钟生成部分15，用于根据从校正器输出的相位值产生从时钟。版权所有（C）2013，JPO＆INPIT

9. 发明专利

JP2012505610A Low-power asynchronous counter and methods 有权
公开(公告)号：JP2012505610A
公开(公告)日：2012-03-01
申请号：JP2011531184
申请日：2009-10-08
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ジャン、ガン
IPC分类号： H03K5/26 , H03K5/14 , H03L7/08 , H03L7/093
CPC分类号： H03L7/183 , H03K21/12 , H03L2207/50
摘要：【解決手段】低電力非同期カウンタの設計技術。典型的な実施形態では、複数のフリップフロップのクロック入力及び信号出力が、非同期カウント構造を実現するように直列に連結される。複数のフリップフロップの信号出力は、参照信号の順次遅延されたバージョンによってサンプリングされる。更に、参照信号の順次遅延されたバージョンを生成する設計方法が開示される。典型的な実施形態では、非同期カウント技術は、デジタル位相ロックループ（ＤＰＬＬ）の高速カウンタに使用され得る。
【選択図】図５

10. 发明专利

JP2011524723A Correction circuit of the output clock frequency of the receiving device 审中-公开
公开(公告)号：JP2011524723A
公开(公告)日：2011-09-01
申请号：JP2011514737
申请日：2009-06-16
申请人：インテグレイテッド・デバイス・テクノロジー・インコーポレイテッド
发明人：リャン，シェン−ジエ , リュウ，チービング
IPC分类号： H04L7/033 , H03L7/08 , H04L7/00
CPC分类号： H04L7/02 , G06F5/06 , G06F2205/061 , G09G5/008 , H03L7/183 , H04L7/005
摘要：データ（１６）およびタイムスタンプ要素（１８）を受信する受信側デバイス（１３）の出力クロックの周波数を補正するための出力クロック補正回路（１４）は、出力クロックフィードバックループ（２０）、ＦＩＦＯバッファ（２２）およびタイムスタンプアジャスタ（２４）を含む。出力クロックフィードバックループ（２０）は、タイムスタンプ要素（１８）に基づいて出力クロックの位相および／または周波数を調節する。ＦＩＦＯバッファ（２２）は、一時的にデータを格納する。タイムスタンプアジャスタ（２４）は、ＦＩＦＯバッファの状態に基づいてタイムスタンプ要素を選択的に調節する。一実施形態では、前記状態が、ＦＩＦＯバッファ内の実データレベルに少なくとも部分的に基づくものとなる。別の実施形態では、ＦＩＦＯバッファ（２２）が目標データレベル範囲を有し、ＦＩＦＯバッファ内の実データレベルがこの範囲外となったときに、タイムスタンプ要素が調節される。
【選択図】図１

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式