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1. 发明专利

JP5502469B2 Compact and versatile dc coupling cml buffer 有权
公开(公告)号：JP5502469B2
公开(公告)日：2014-05-28
申请号：JP2009518452
申请日：2007-06-18
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ナラソング、チューチャーン , ス、ウェンジュン
IPC分类号： H03K19/0175 , H03K19/0944
CPC分类号： H03K19/01721 , H03K3/356017 , H03K19/018514

2. 发明专利

JPWO2008149480A1 受信回路及びデータ伝送システム有权
公开(公告)号：JPWO2008149480A1
公开(公告)日：2010-08-19
申请号：JP2009517690
申请日：2008-02-26
申请人：パナソニック株式会社
发明人：武文吉河 , 武文吉河
IPC分类号： H04L25/03 , H03K19/0175
CPC分类号： H03K19/018507 , H03K3/356017 , H03K5/06 , H03K5/133 , H03K2005/00058 , H03K2005/00241 , H04L25/0272 , H04L25/028 , H04L25/0292 , H04L25/08 , H04L25/493
摘要：伝送線路に現れる電圧振幅を抑えられるようにする。電流によって情報を伝送する第1及び第2の伝送線路に接続される受信回路であって、第1及び第2の電流源と、それぞれに流れる電流を電圧に変換する第1及び第2の変換部と、ソースが前記第1の電流源及び前記第1の伝送線路に接続され、ドレインが前記第1の変換部に接続された第1のトランジスタと、ソースが前記第2の電流源及び前記第2の伝送線路に接続され、ドレインが前記第2の変換部に接続された第2のトランジスタとを有する。前記第1のトランジスタのゲート及びドレインは、前記第2のトランジスタのドレイン及びゲートにそれぞれ接続されている。

3. 发明专利

JP4027936B2 Semiconductor device 有权
公开(公告)号：JP4027936B2
公开(公告)日：2007-12-26
申请号：JP2004568740
申请日：2003-02-27
申请人：富士通株式会社
发明人：邦洋伊藤
IPC分类号： H03K17/687 , H01L21/822 , H01L27/04 , H03K3/356 , H03K17/10 , H03K19/0175 , H03K19/0185
CPC分类号： H03K3/356017 , H03K17/102

4. 发明专利

JP3625851B2 The level shifter circuit 失效
公开(公告)号：JP3625851B2
公开(公告)日：2005-03-02
申请号：JP33821593
申请日：1993-12-28
申请人：沖電気工業株式会社
发明人：哲也田▲邉▼ , 泰廣田中 , 聡田野井
IPC分类号： G06F3/00 , H03K3/356 , H03K5/02 , H03K19/0185
CPC分类号： H03K3/356017 , H03K3/35606 , H03K3/356113

5. 发明专利

JPS6192030A Acceleration circuit 失效
标题翻译：加速电路
公开(公告)号：JPS6192030A
公开(公告)日：1986-05-10
申请号：JP21306484
申请日：1984-10-11
申请人： Nippon Telegr & Teleph Corp
发明人： YAMADA JUNZO , OGURA TAKESHI
IPC分类号： H03K5/12 , H03K3/356
CPC分类号： H03K3/356017
摘要： PURPOSE:To generate an output signal comprising an accelerated potential difference on other signal line by turning on a switch circuit of a source output when a voltage change being a threshold value or over exists to a gate of a transistor (TR) connected to one of signal line pairs so as to activate a flip- flop. CONSTITUTION:After signal line pairs 1, 2 are precharged to a high level, a signal detection circuit 7 is operated, a minute signal appears on the signal line pairs 1, 2, one signal line, e.g., the signal line 2 changes from a high level to a low level gradually and the potential of the signal line 2 is decreased by a threshold voltage's share of a TR 8, then the TR 8 is turned on. Then the charging of a node 11 discharged by a TR 9 is started so as to turn on an extracting TR 5. Thus, the flip-flop 4 starts operation to accelerate rapidly the potential change in the signal line pairs 1, 2.
摘要翻译：目的：当电压变化为阈值或更高的电压变化存在于连接到其中一个的晶体管（TR）的栅极时，通过接通源极输出的开关电路来产生包括其他信号线上的加速电位差的输出信号信号线对，以激活触发器。构成：在信号线对1,2被预充电到高电平之后，信号检测电路7被操作，信号线对1,2上出现微小的信号，一条信号线，例如信号线2从高电平到低电平，并且信号线2的电位降低TR 8的阈值电压份额，则TR 8导通。然后开始由TR9放电的节点11的充电，以便导通提取TR5。因此，触发器4开始操作以迅速加速信号线对1,2的电位变化。

6. 发明专利

JPS5911994B2 JPS5911994B2 - 失效
公开(公告)号：JPS5911994B2
公开(公告)日：1984-03-19
申请号：JP8032576
申请日：1976-07-05
申请人： Burroughs Corp
发明人： JOERU ARAN KAAPU , JON ANSONII RIIDO
IPC分类号： G11C11/41 , G11C11/404 , G11C11/409 , G11C11/4091 , G11C11/419 , H03K3/356
CPC分类号： H03K3/356017 , G11C11/404 , G11C11/4091 , H03K3/356095

7. 发明专利

KR102228904B1 KR102228904B1 - Latch circuit and latch circuit array including the same 有权
公开(公告)号：KR102228904B1
公开(公告)日：2021-03-18
申请号：KR1020140174711A
申请日：2014-12-08
申请人： 에스케이하이닉스 주식회사
发明人： 김창현 , 이현규
IPC分类号： H03K3/356
CPC分类号： H03K3/356 , G11C7/10 , G11C11/4125 , G11C7/02 , G11C7/1048 , G11C7/106 , G11C7/1087 , H03K3/356008 , H03K3/356017
摘要： 래치 회로는, 제1 내지 제4스토리지 노드; 제1 내지 제4트랜지스터 쌍 -상기 제1 내지 제4트랜지스터 쌍 각각은 상기 제1 내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 제1 내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결됨-; 리드와 라이트 동작시에 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 제K스토리지 노드(K는 1이상 4이하의 정수)를 전기적으로 연결하기 위한 제1연결부; 및 라이트 동작시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 스토리지 노드들 중 적어도 하나 이상의 노드를 전기적으로 연결하기 위한 하나 이상의 제2연결부를 포함할 수 있다.

8. 发明专利

JP6416658B2 レベルシフタ回路审中-公开
公开(公告)号：JP6416658B2
公开(公告)日：2018-10-31
申请号：JP2015037795
申请日：2015-02-27
申请人：株式会社半導体エネルギー研究所
发明人：上妻宗広
IPC分类号： H03K19/00
CPC分类号： H03K3/012 , H03K3/356017

9. 发明专利

JP2011514701A Digital logic circuit, shift register, and an active matrix device 有权
公开(公告)号：JP2011514701A
公开(公告)日：2011-05-06
申请号：JP2010543935
申请日：2009-03-27
申请人：シャープ株式会社
发明人：ラジェンドラジャガナス , ゼベダイパトリック
IPC分类号： H03K3/356 , G02F1/133 , G09G3/20 , G09G3/36 , G11C19/00 , G11C19/28 , H03K3/037 , H03K19/0175 , H03K19/094 , H03K19/177 , H03K23/40
CPC分类号： G11C19/28 , G09G3/20 , G09G3/3674 , G09G2310/0267 , G09G2310/0283 , G09G2310/0286 , H03K3/356017 , H03K3/356086 , H03K3/356095 , H03K3/3562
摘要：デジタル論理回路は同一の導電型である複数のトランジスタを含む。第１トランジスタ(40)は、第１回路ノード(QB)、第２回路ノード(Y)および第１電源供給線(Vdd)にそれぞれ接続されたソース、ゲートおよびドレインを有する。第２トランジスタ(42)は、上記第２ノード(Y)、上記第１ノード(QB)および上記第１供給線(Vdd)にそれぞれ接続されたソース、ゲートおよびドレインを有する。第３トランジスタ(48)は、上記第１ノード(QB)に接続されたドレインを有する。第４トランジスタ(50)は、第３回路ノード(Q)および上記第２ノード(Y)にそれぞれ接続されたゲートおよびドレインを有する。第５トランジスタ(52)は、上記第１および第３ノード(QB，Q)にそれぞれ接続されたゲートおよびドレインを有する。このような回路は、例えば、アクティブマトリクスアドレッシング構成のシフトレジスタにおけるラッチとして用いることができる。

10. 发明专利

JPS59167125A High frequency circuit 失效
标题翻译：高频电路
公开(公告)号：JPS59167125A
公开(公告)日：1984-09-20
申请号：JP4059083
申请日：1983-03-14
申请人： Fujitsu Ltd
发明人： SHIGAKI MASAFUMI , TAKEDA YUKIO , OOHORA YOSHIMASA
IPC分类号： H03K21/00 , H03K3/356 , H03K23/00
CPC分类号： H03K3/356017
摘要： PURPOSE:To ensure the operation of an AND-OR basic circuit using a GaAsFET by applying a clock signal and an inverted clock signal to the control input terminal of a transistor TR. CONSTITUTION:TRs Q21, Q22, Q23, and Q24 and level shift diodes connected to them are used for the purpose of matching the signal level in connection between elements. When all of the clock signal is applied to low-voltage sides B1, C1, B2, and C2 of an AND circuit, the clock signal is set to an optimum level as shown in a figure B by TRs Q25, Q26, Q27, Q28, Q30, and Q31 and level shift diodes D1 and D2. In this case, the operation is ensured because a DC operation is ensured because a DC operation level is matched in operations of a frequency divider and a mixer, and this device can be applied to the circuit where the AND circuit using, especially, a GaAsFET is a basic component.
摘要翻译：目的：通过将时钟信号和反相时钟信号施加到晶体管TR的控制输入端，确保使用GaAsFET的AND-OR基本电路的工作。构成：连接到它们的TRs Q21，Q22，Q23和Q24以及电平移位二极管用于匹配元件之间的信号电平。当所有时钟信号都加到“与”电路的低电压侧B1，C1，B2和C2时，时钟信号被设置为最佳电平，如图B所示，TRs Q25，Q26，Q27，Q28 ，Q30和Q31以及电平移位二极管D1和D2。在这种情况下，由于在分频器和混频器的操作中DC操作电平匹配，所以确保了DC操作，并且该装置可以应用于使用特别是GaAsFET的AND电路的电路是一个基本的组成部分。

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