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1. 发明专利

JP2018117212A レベルシフト回路审中-公开
公开(公告)号：JP2018117212A
公开(公告)日：2018-07-26
申请号：JP2017005908
申请日：2017-01-17
申请人：エイブリック株式会社
发明人：澤井英幸 , 杉浦正一
IPC分类号： H03K19/0185
CPC分类号： H03K19/018521 , H03K19/00361
摘要：【課題】正電圧レベルのみならず負電圧レベルをも変換出来るレベルシフト回路の提供。【解決手段】入力トランジスタと負荷との間にゲートに電圧源を接続されたスイッチトランジスタを備え、入力された負電圧レベルが電圧源の電圧とスイッチトランジスタの閾値電圧に基づいた第二の負電圧レベルに変換されるレベルシフト回路。【選択図】図1

2. 发明专利

JP6167914B2 出力回路有权
公开(公告)号：JP6167914B2
公开(公告)日：2017-07-26
申请号：JP2014008662
申请日：2014-01-21
申请人：株式会社ソシオネクスト
发明人：糸永雄一
IPC分类号： H03K17/10 , H03K17/687 , H01L21/822 , H01L27/04 , H03K19/0175
CPC分类号： H03K19/00 , H03K19/00361

3. 发明专利

JP2016058817A 半導体装置および半導体装置の制御方法有权
标题翻译：半导体器件的半导体器件和控制方法
公开(公告)号：JP2016058817A
公开(公告)日：2016-04-21
申请号：JP2014182249
申请日：2014-09-08
申请人：富士通株式会社
发明人：池西浄
IPC分类号： G06F1/26 , G01R31/28 , G06F1/32 , H03K3/037
CPC分类号： H03K3/0372 , H03K19/00361 , H03K5/1502 , H03K5/15066 , H03K5/15093
摘要：【課題】半導体装置の機能を実現するために使用されるラッチ回路を利用して電源ノイズの発生を抑制する。【解決手段】半導体装置は、複数のラッチ回路をそれぞれ含む複数の機能ブロック部と、複数の機能ブロック部がそれぞれ消費する電流の変動量を予測する電流予測部と、電流予測部が予測した各変動量のいずれかが閾値を超える場合、複数の機能ブロック部のうち、動作を停止していた機能ブロック部のうち、所定数の対象機能ブロック部に含まれる複数のラッチ回路を所定期間動作させる動作制御部と、所定期間の経過後、所定数の対象機能ブロック部に含まれる複数のラッチ回路が保持する情報を、所定期間動作させる前の情報に復帰させる復帰制御部を有する。【選択図】図1
摘要翻译：要解决的问题：通过利用用于实现半导体器件的功能的锁存电路来抑制电源噪声的产生。解决方案：半导体器件包括：多个功能块部件，包括多个锁存电路; 当前预测部分，用于预测多个功能块部分中的每一个消耗的电流的波动量; 操作控制部，当由当前预测部预测的波动量中的任何一个超过阈值时，包括在多个功能块部中的预定数量的目标功能块部分中的多个锁存电路，功能块操作预定时间; 以及恢复控制部，通过所述恢复控制部在经过所述规定期间之后，将包含在所述预定数目的目标功能块部中的所述多个锁存电路所保持的信息恢复到所述规定期间的动作前的信息。图示：图 1

4. 发明专利

JP5739729B2 半導体装置、電子機器、および半導体装置の検査方法有权
标题翻译：半导体装置，电子设备，以及检查半导体器件的方法
公开(公告)号：JP5739729B2
公开(公告)日：2015-06-24
申请号：JP2011122078
申请日：2011-05-31
申请人：ルネサスエレクトロニクス株式会社
发明人：小松壇一 , 田中渉 , 池田悟 , 長尾弥生
IPC分类号： H01L21/822 , H01L27/04 , G01R31/28 , G01R31/02
CPC分类号： H02H3/24 , H03K19/00361

5. 发明专利

JP5731759B2 デカップリング回路及び半導体集積回路有权
公开(公告)号：JP5731759B2
公开(公告)日：2015-06-10
申请号：JP2010099580
申请日：2010-04-23
申请人：ルネサスエレクトロニクス株式会社
发明人：永光正知 , 佐伯貴範
IPC分类号： H03H11/48 , H03K19/00 , H01L21/822 , H01L27/04 , H01L21/8238 , H01L27/092 , H03H11/46
CPC分类号： H03K19/00361 , H03K17/162 , H03K19/00384 , H03K19/0948

6. 发明专利

JP2015043625A ダイナミックバイアスを有するＲＦバッファ回路有权
标题翻译：具有动态偏置功能的射频缓冲电路
公开(公告)号：JP2015043625A
公开(公告)日：2015-03-05
申请号：JP2014225506
申请日：2014-11-05
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , Qualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： RAJAGOPALAN RANGARAJAN , CHINMAYA MISHRA
IPC分类号： H03F1/56 , H03F1/52 , H03F3/30
CPC分类号： H03K19/018521 , H03K17/6872 , H03K19/00361 , H03K19/20
摘要：【課題】VCO及びそのバッファ回路に対して、低消費電流及び高信頼性を達成するとともに、低位相ノイズ動作を維持することを提供する。【解決手段】電圧制御発振器(VCO)に対するRFバッファ回路は、出力電圧波形の位相を選択的にフリップするために、ダイナミックバイアス回路を含んでいる。CMOSインプリメンテーションにおいて、PMOS/NMOSペアは、出力パス内に採用される。ハイ(電圧)スイングモード状態の最中に、出力の位相は、出力波形がPMOS/NMOSペアのゲートに出現する電圧に対して同相となるようにフリップされる。それによって、ゲート−ドレイン間電圧を減少させ、低位相ノイズ及び低消費電力にしたがった構成内のMOSデバイスの改善された信頼性を許容する。【選択図】図4
摘要翻译：要解决的问题：为了在保持低相位噪声运行的同时，为VCO及其缓冲电路实现低电流消耗和高可靠性。解决方案：用于压控振荡器（VCO）的RF缓冲电路包括动态偏置电路，以选择性地翻转相位的输出电压波形。在CMOS实现中，在输出路径中采用PMOS / NMOS对。在高（电压）摆动模式条件期间，输出的相位被翻转，使得输出波形与PMOS / NMOS对的栅极处出现的电压同相。本发明因此降低了栅极至漏极电压，并且允许在具有低相位噪声和低功耗的配置中提高MOS器件的可靠性。

7. 发明专利

JP2015504594A 埋込型静電気放電（ＥＳＤ）保護および適応ボディバイアスを用いるブロック電源スイッチ有权
标题翻译：可植入的静电放电（ESD）的块与保护性和适应性体偏置电源开关
公开(公告)号：JP2015504594A
公开(公告)日：2015-02-12
申请号：JP2014540095
申请日：2012-11-01
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ポポビッチ、ミカイル , パン、ユンチェン・クリストファー , アンドレーブ、ボリス , ジャン、ジュンモウ , ジャリリゼイナリ、レザ
IPC分类号： H01L21/822 , H01L27/04 , H01L27/06 , H03K19/00 , H03K19/003
CPC分类号： H01L27/0251 , H02H9/046 , H03K19/00361 , Y10T29/49105
摘要：ブロック電源スイッチは、静電気放電(ESD)保護回路に埋め込まれてよい。ブロック電源スイッチのトランジスタ部分はESD保護回路の一部として動作するように割り当てられてよく、ESD保護を提供するようにRCクランプと結合されてよい。適応ボディバイアス(ABB)はオンチップ領域およびブロック電源スイッチの漏れ電流を低減するためにブロック電源スイッチ適用されてよい。【選択図】図5
摘要翻译：块电源开关可以被嵌入在静电放电（ESD）保护电路。块功率开关的晶体管部分可以被分配作为ESD保护电路的一部分来操作可与RC钳位组合，以提供ESD保护。自适应体偏置（ABB）可能被阻止施加到减少片上区域的漏电流并阻止电源开关的电源开关。点域5

8. 发明专利

JP2015008424A 差動レシーバ、それを用いた電子機器、産業機器ならびに差動信号の受信方法有权
标题翻译：差分接收器，使用该接收器的电子设备，工业设备和接收差分信号的方法
公开(公告)号：JP2015008424A
公开(公告)日：2015-01-15
申请号：JP2013133091
申请日：2013-06-25
申请人：ローム株式会社 , Rohm Co Ltd
发明人： SAITO SHINICHI
IPC分类号： H04L25/02 , H03K5/08 , H03K19/0175
CPC分类号： H03K19/00361 , H03K19/0016
摘要：【課題】ヒステリシス幅を広く維持しつつ、または受信マージンを広くとりつつ、ショート故障の検出が可能な差動レシーバを提供する。【解決手段】第1コンパレータ10は、正のオフセット電圧VOFS1を有し、正信号SIN+と負信号SIN−の差分が正のオフセット電圧VOFS1より大きいとき第1信号S1をアサートする。第2コンパレータ12は、負のオフセット電圧VOFS2を有し、正信号SIN+と負信号SIN−の差分が負のオフセット電圧VOFS2より低いとき第2信号S2をアサートする。論理ゲート20は、第1信号S1と第2信号S2が両方ネゲートされるとき、第3信号S3をアサートする。出力回路40は、第1信号S1から第3信号S3にもとづいて、出力信号SOUTを生成する。【選択図】図2
摘要翻译：要解决的问题：提供一种差分接收器，其允许在保持宽滞后宽度的同时检测短路故障或确保大的接收余量。解决方案：第一比较器10具有正偏移电压V并且当差值在正信号Sand之间的负信号Sis大于正偏移电压V.第二比较器12具有负偏移电压V并且当正信号Sand之间的差值负于负偏移电压时，断言第二信号S2 当第一信号S1和第二信号S2都被否定时，逻辑门20断言第三信号S3。输出电路40根据第一信号S1至第三信号S3产生输出信号Son。

9. 发明专利

JP2014209715A 出力回路有权
标题翻译：输出电路
公开(公告)号：JP2014209715A
公开(公告)日：2014-11-06
申请号：JP2014008662
申请日：2014-01-21
申请人：富士通セミコンダクター株式会社 , Fujitsu Semiconductor Ltd
发明人： ITONAGA YUICHI
IPC分类号： H03K19/0175 , H01L21/822 , H01L27/04 , H03K17/10 , H03K17/687
CPC分类号： H03K19/00 , H03K19/00361
摘要：【課題】小さな容量値の容量で、駆動信号および出力ノードからのバイアス電圧へのノイズの影響が低減される出力回路の実現。【解決手段】出力ノードNoutと、VDDとNout間に直列に接続されたPTr1,PTr2と、GNDとNout間に直列に接続されたNTr1,NTr2と、を有し、PTr2,NTr2のゲートにはVDD/2に近似した電圧が印加され、PTr1のゲートにはVDD/2〜VDDの信号が、NTr1のゲートにはVDD/2〜GNDの信号が供給され、PTr2およびNTr2のゲートとPTr1のゲート間に接続された第1容量結合部と、PTr2およびNTr2のゲートとNTr1のゲート間に接続された第2容量結合部と、を有し、第1容量結合部は容量C4を、第2容量結合部は容量C5を有する出力回路。【選択図】図3
摘要翻译：要解决的问题：提供一种通过小电容值的电容器来减小驱动信号和输出节点对偏置电压的噪声影响的输出电路。解决方案：输出电路具有输出节点Nout，PTr1，PTr2连接在 VDD和Nout之间的串联，以及GND和Nout串联连接的NTr1，NTr2，其中接近VDD / 2的电压施加到PTr2，NTr2和VDD / 2-VDD的信号以及VDD / 2-GND分别提供给PTr1的栅极和NTr1的栅极，并且还具有连接在PTr2和NTr2的栅极与PTr1的栅极之间的第一电容耦合部分和连接在栅极之间的第二电容耦合部分的PTr2和NTr2以及NTr1的栅极，其中第一电容耦合部分和第二电容耦合部分别分别具有电容C4和电容C5。

10. 发明专利

JP5614593B2 高電圧耐性の入出力インターフェイス回路有权
标题翻译：的耐高电压的输入和输出接口电路
公开(公告)号：JP5614593B2
公开(公告)日：2014-10-29
申请号：JP2011501764
申请日：2008-03-27
申请人：アギアシステムズエルエルシーAgere Systems LLC , アギアシステムズエルエルシーAgere Systems LLC
发明人：ビー．ハリス，エドワード , ビー．ハリス，エドワード , レウン，チェ，チョイ
IPC分类号： H03K19/0948 , H01L21/822 , H01L27/04 , H03K19/003
CPC分类号： H03K19/017518 , H03K19/00361 , H03K19/09448

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