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1. 发明专利

JP2014532862A 構成可能なインターフェースを有する試験機器审中-公开
标题翻译：具有可配置接口测试仪
公开(公告)号：JP2014532862A
公开(公告)日：2014-12-08
申请号：JP2014538796
申请日：2012-09-20
申请人：テラダイン・インコーポレーテッドTeradyne Incorporated , テラダイン・インコーポレーテッドTeradyne Incorporated
发明人：ブーラッサ、ステファン・ジェイ , マクゴールドリック、マイケル・フランシス , カウシャンスキー、デイビッド , フルート、マイケル・トーマス
IPC分类号： G01R31/28 , G06F11/22
CPC分类号： G01R31/31908 , G01R31/2889 , G01R31/31704 , G01R31/31926
摘要：概して、試験機器は、制御システムとの通信を含む、試験機器の動作を制御するようにプログラムされ、かつ試験機器にインターフェース接続されたデバイスを試験するために、1つ以上の試験プログラムを実行するようにプログラムされた処理システムを含み、処理システムが、複数の処理デバイスと、試験機器にインターフェース接続されたデバイスと通信を交換する、構成可能なインターフェースとを含み、構成可能なインターフェースが、異なる構成が割り当て可能である、物理ポートを含む。
摘要翻译：通常，测试设备包括与控制系统的通信被编程以控制所述测试设备的操作，并以测试连接到测试设备的接口装置，以执行一个或多个测试程序的它包括一个编程的处理系统，处理系统，多个处理装置，用于与连接到测试设备的接口设备交换通信，以及可配置的接口，可配置接口，不同的配置有可以分配，包括物理端口。

3. 发明专利

JP2013033487A Requirements-based test generation 有权
标题翻译：基于要求的测试生成
公开(公告)号：JP2013033487A
公开(公告)日：2013-02-14
申请号：JP2012206948
申请日：2012-09-20
申请人： Honeywell Internatl Inc , ハネウェル・インターナショナル・インコーポレーテッド
发明人： HICKMAN STEVEN O , BHATT DEVESH
IPC分类号： G06F11/28 , G06F11/36
CPC分类号： G06F11/261 , G01R31/31704 , G01R31/318357 , G01R31/318364
摘要： PROBLEM TO BE SOLVED: To verify that an implementation system complies with a model, using test cases created from information in the model.SOLUTION: A data flow diagram 30 is imported, and subjected to static analysis 31. It is determined (32) whether the diagram contains static errors. If the diagram contains static errors, a developer is informed (33) of properties and positions of those errors. The developer is then given (34) an opportunity to revise the diagram to fix the static errors before the static analysis is again performed. If the diagram does not contain static errors, the diagram can then be subjected to dynamic analysis 35, and a set of complete test cases for the model is output (36).
摘要翻译：要解决的问题：验证实施系统是否符合模型，使用从模型中的信息创建的测试用例。
解决方案：导入数据流程图30，进行静态分析31.确定（32）该图是否包含静态错误。如果该图包含静态错误，则会向开发者通知（33）这些错误的属性和位置。然后，在再次执行静态分析之前，开发人员（34）有机会修改图来修复静态错误。如果该图不包含静态错误，则可以对该图进行动态分析35，并输出一组模型的完整测试用例（36）。版权所有（C）2013，JPO＆INPIT

5. 发明专利

JP2007264995A Self-testing apparatus and method for reconfigurable device loading board 有权
标题翻译：自适应装置加载板的自检装置和方法
公开(公告)号：JP2007264995A
公开(公告)日：2007-10-11
申请号：JP2006088796
申请日：2006-03-28
申请人： Fujitsu Ltd , 富士通株式会社
发明人： OTA YOSHIYUKI
IPC分类号： G06F11/22 , G01R31/28 , G06F11/20 , G06F15/78
CPC分类号： G01R31/318516 , G01R31/31704 , G01R31/31724
摘要： PROBLEM TO BE SOLVED: To execute a self-test even during an operation and to improve a fault detection rate. SOLUTION: The self-testing apparatus comprises: an operation element decision part 331 for respectively calculating operation elements 312 and 322 to be used for the operation inside the devices 310 and 320 of a board 301 and non-operation elements on the basis of an operation parameter when operating the board 301 loaded with a reconfigurable device for which functions can be freely changed by configurations; an element allocation decision part 332 for allocating the elements 313, 323, 314 and 324 of a self-test object from the non-operation elements calculated by the operation element decision part 331; and a testing means for testing the elements 313, 323, 314 and 324 by making test signals pass through a test route passing through the element allocated by the element allocation decision part 32. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：甚至在操作期间执行自检，并提高故障检测率。解决方案：自检装置包括：操作元件判定部分331，用于分别计算用于板301的装置310和320内的操作的操作元件312和322以及基于操作元件的非操作元件当操作装载有能够通过配置自由改变功能的可重新配置的装置的板301时的操作参数; 元件分配决定部332，用于从由操作元件决定部331计算的非操作元素分配自检对象的元素313,323,314和324; 以及用于通过使测试信号通过穿过由元素分配决定部分32分配的元素的测试路由来测试元件313,323,314和324的测试装置。（C）2008，JPO＆INPIT

6. 发明专利

JP2007506267A System and method for testing and configuration of the semiconductor functional circuit 有权
公开(公告)号：JP2007506267A
公开(公告)日：2007-03-15
申请号：JP2006526417
申请日：2004-09-13
申请人：エヌヴィディアコーポレイション
发明人：ダイク，ジェームス，エムヴァン , マイケル，ビーダイアモンド， , シーン，ジェイトレイチラー， , マイケル，ビーナジー， , ジョン，エスモントリュム，
IPC分类号： H01L21/02 , G01M19/00 , G01R31/26 , G01R31/3185 , G06F11/00 , G06F11/22 , G06F11/267 , G06F17/50 , G06F19/00 , G09G5/02 , H01L21/66 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318544 , G01R31/31704 , G01R31/3185 , G01R31/318566 , G06F11/22 , G06F11/2289 , G06F11/267
摘要：集積回路において機能要素の構成を可能にするためのシステムおよび方法が開示される。本発明のシステムおよび方法が、製造欠陥、柔軟性特性、性能要求、およびシステムの健全性（例えば、適切に動作する要素の数）を含む種々の要因に基づいて、集積回路ダイの機能要素の動作特性を柔軟に変更し得る。様々なレベルの構成抽象化および要素組織化（例えば、トポロジーインバージョン解析）で、機能要素動作挙動がテストおよび解析される。テストおよび解析は、多数の機能要素で並列に実行され得る。様々なレベルの粒度および実時間で、グラフィカルユーザインタフェース（ＧＵＩ）に機能要素構成関連の情報が提示される。グラフィカルユーザインタフェースは、フェイルパターンの認識、生産テストの調整、およびフィールド構成アルゴリズムの調節においてユーザの相互作用を容易にし得る。また、テストおよび解析情報は、種々の使いやすいデータベース形式で組織化され得る。

7. 发明专利

JP3802283B2 Test results display method, test results display device and recording medium 有权
公开(公告)号：JP3802283B2
公开(公告)日：2006-07-26
申请号：JP18885299
申请日：1999-07-02
申请人：沖電気工業株式会社
发明人：俊明加藤
IPC分类号： H01L21/66 , G01R31/317 , G01R31/319 , G11C29/00 , G11C29/56
CPC分类号： G01R31/31704 , G01R31/31912 , G11C29/006 , G11C29/56 , G11C2029/5604

8. 发明专利

JP2004334871A System and method of analyzing hdl event for observability 有权
公开(公告)号：JP2004334871A
公开(公告)日：2004-11-25
申请号：JP2004134977
申请日：2004-04-30
申请人： Hewlett-Packard Development Co Lp , ヒューレット−パッカードデベロップメントカンパニーエル.ピー.
发明人： JOHNSON TYLER JAMES
IPC分类号： G01R31/317 , G06F17/50
CPC分类号： G06F17/5022 , G01R31/31704 , G01R31/31705
摘要： PROBLEM TO BE SOLVED: To support an event of hardware design language (HDL) event hardware description language occurring during simulation of a hardware design in the state of real-time observability of a digital system.
SOLUTION: In a database including information regarding an HDL event, the present invention comprises identifying all the HDL events including an observable event, acquiring, from the individual identified observable HDL events, information intrinsic to signals deriving the identified observable HDL events observed on an observable bus, and creating a data structure including a plurality of entries each corresponding to one of the signals observed on the observable bus and including signal information intrinsic to the one of the observed signal.
COPYRIGHT: (C)2005,JPO&NCIPI

9. 发明专利

JP2004152798A Isolation test circuit and method for optimizing test circuit 审中-公开
公开(公告)号：JP2004152798A
公开(公告)日：2004-05-27
申请号：JP2002313102
申请日：2002-10-28
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： NAGATA EIJI
IPC分类号： G01R31/28 , G01R31/317 , G06F17/50 , H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31704 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To avoid occurrence of wiring congestion due to an insertion of an isolation test circuit or a signal dull in an LSI which places a plurality of IPs.
SOLUTION: The isolation test circuit including test switching selectors 631-636 each for selecting a test input signal (or a test input repeating signal) or a normal input signal and test signal repeating buffers 621-626 each for repeating a test input signal (or a test input repeating signal) in respective IP blocks 601-606 placed in the LSI, is formed. The approaching isolation test circuit is wired so that wiring of a test input signal 609 and test input repeating signals 610-614 connected by writing in one stroke become shortest based on floor plane or layout disposing information.
COPYRIGHT: (C)2004,JPO

10. 发明专利

JP5608203B2 Request-based test generation 有权
公开(公告)号：JP5608203B2
公开(公告)日：2014-10-15
申请号：JP2012206948
申请日：2012-09-20
申请人：ハネウェル・インターナショナル・インコーポレーテッド
发明人：ヒックマン，スティーヴン・オー , バット，デヴェシュ
IPC分类号： G06F11/28 , G06F11/36
CPC分类号： G06F11/261 , G01R31/31704 , G01R31/318357 , G01R31/318364

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