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2. 发明专利

JP2008500515A Test soot for functional warranty and repair guidance of the product 审中-公开
标题翻译：空值
公开(公告)号：JP2008500515A
公开(公告)日：2008-01-10
申请号：JP2007512720
申请日：2005-05-10
申请人：ニベアクオリティーマネージメントソリューションズエルティーディー.
发明人：アッカーマン，アレックス , モスコビッチ，モシェ
IPC分类号： G01N33/00 , G01N19/00 , G01R31/317 , G01R31/3183 , G06Q50/00
CPC分类号： G01R31/31707 , G01R31/318314 , G01R31/318364 , G01R31/3193
摘要：品質管理とトラブルシューティングのための、製造品の機能試験のプランニングとプランした機能試験を実行するシステムおよび方法であり、この機能試験はコンピュータ支援デザインおよびシミュレーションツールから取得される情報と、承認された製造品の部位を試験することにより収集され、この情報をシステムから提供される予め規定されたアルゴリズムを用いて基準信号に変換した情報に基づいている。
【選択図】なし
摘要翻译：一种用于规划制成品的功能测试和执行质量控制和故障排除的计划功能测试的系统和方法，其中功能测试基于从计算机辅助设计和模拟的工具检索的信息，以及信息通过测试制造产品的批准实例收集，并通过使用系统提供的预定义算法将该信息转换为参考信号。

3. 发明专利

JP2006260288A Logic circuit design method, logic circuit design program, and logic circuit design device 有权
标题翻译：逻辑电路设计方法，逻辑电路设计程序和逻辑电路设计器件
公开(公告)号：JP2006260288A
公开(公告)日：2006-09-28
申请号：JP2005078009
申请日：2005-03-17
申请人： Fujitsu Ltd , 富士通株式会社
发明人： FURUKAWA EIJI
IPC分类号： G06F17/50 , H01L21/82
CPC分类号： G06F17/5045 , G01R31/318364
摘要： PROBLEM TO BE SOLVED: To provide a method for easily and surely executing the operation of the reconstructing of a logic circuit, having a hierarchical structure.
SOLUTION: In this method for reading information related to a logic circuit having the hierarchical structure, and for moving an instance belonging to a predetermined hierarchy to another hierarchy, when the instance is moved to the other hierarchy, the generation and connection of a hierarchical port newly required according to the movement of the instance, and disconnection or deletion of hierarchical port that becomes unnecessary is carried out, while the connection of a signal to the instance is being held, as is.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种容易且可靠地执行具有分层结构的逻辑电路的重建操作的方法。解决方案：在这种用于读取与具有分层结构的逻辑电路相关的信息并且将属于预定层次的实例移动到另一层次的方法中，当实例被移动到另一层次时，生成和连接根据实例的移动新要求的分层端口，以及在保持与实例的信号的连接的同时，执行变得不必要的分层端口的断开或删除。版权所有（C）2006，JPO＆NCIPI

4. 发明专利

JP2004514995A System and method for generating a hardware description code 审中-公开
公开(公告)号：JP2004514995A
公开(公告)日：2004-05-20
申请号：JP2002545454
申请日：2001-05-29
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
发明人：ティオン，スペンサー・ハオ , リム，アルビン・スウィー・ホック
IPC分类号： G01R31/3183 , G01R31/3185 , G06F17/50
CPC分类号： G01R31/318357 , G01R31/318364 , G01R31/318591 , G06F17/5022 , G06F2217/04 , Y10S707/99942 , Y10S707/99943 , Y10S707/99945
摘要：インターネットハードウェア記述コード生成のシステム、方法、およびスクリプトを提供する。インターネットハードウェア記述コード生成システム（１８５）は、１つ以上の入力パラメータ（２１０）に応答して１つ以上のハードウェア記述言語ファイル（２２０）を生成するように適合されたハードウェア記述コード生成ホスト（２００）を含む。ユーザは、回路に対応する入力パラメータをハードウェア記述コード生成ホスト（２００）にアップロードする。それに応答して、ホストは、回路を記述する１つ以上のハードウェア記述言語（ＨＤＬ）ファイル（２２０）を生成する。ＨＤＬファイル（２２０）を生成するために、ｃｇｉスクリプトを用いることができる。

5. 发明专利

JP4936367B2 Circuit design program and circuit design system 有权
公开(公告)号：JP4936367B2
公开(公告)日：2012-05-23
申请号：JP2006282330
申请日：2006-10-17
申请人：ルネサスエレクトロニクス株式会社
发明人：淳平野中
IPC分类号： G01R31/28
CPC分类号： G06F17/505 , G01R31/318357 , G01R31/318364

6. 发明专利

JP4585559B2 The semiconductor integrated circuit verification device 有权
公开(公告)号：JP4585559B2
公开(公告)日：2010-11-24
申请号：JP2007223641
申请日：2007-08-30
申请人：株式会社東芝
发明人：崎幸雄川
IPC分类号： G06F17/50 , G01R31/28
CPC分类号： G01R31/318364 , G01R31/31725 , G11C29/56

7. 发明专利

JP2010511250A Request-based test generation 有权
公开(公告)号：JP2010511250A
公开(公告)日：2010-04-08
申请号：JP2009539430
申请日：2007-11-27
申请人：ハネウェル・インターナショナル・インコーポレーテッド
发明人：バット，デヴェシュ , ヒックマン，スティーヴン・オー
IPC分类号： G06F11/28
CPC分类号： G06F11/261 , G01R31/31704 , G01R31/318357 , G01R31/318364
摘要：本テストジェネレーターは、データフローブロックダイアグラムを扱い、それらのダイアグラムに関するテストベクトルを含むテストケースを生成するために要求ベースのテンプレート、選択的な信号伝播並びに値域の比較及び共通集合演算を使用する。テンプレートは、ブロックタイプの機能性及び特性に基づいていて、ブロックタイプそれぞれは、テンプレートに関連付けられている。これらのテンプレートは、特定のブロックタイプのそのインスタンスの機能性を検証するテスト値の生成用マッピングを提供する。信号伝播によって単一の埋め込まれたブロックの特定の特性を検証するダイアグラムレベルのテストケースの生成が可能になる。信号伝播に関して開示された本方法は、効率的且つ完全なテストケースを生成するために値域の共通集合、同値クラス及びブロックタイプの数式を利用する。本テスト生成法は、望ましくはデータフローブロックダイアグラム中のブロックすべてがそれらの文脈それぞれにおいて検証されるまで繰り返され、複数の時間ステップに及ぶテストケースを生成する。
【選択図】図３

8. 发明专利

JP2009515161A Test methods and test apparatus for an integrated circuit 审中-公开
公开(公告)号：JP2009515161A
公开(公告)日：2009-04-09
申请号：JP2008538462
申请日：2006-10-23
申请人：エヌエックスピービーヴィ
发明人：ペーエーフランケンヘンドリカス
IPC分类号： G01R31/28
CPC分类号： G01R31/318364 , G01R31/318357
摘要：集積回路のテストモードにおいて、コンパクト化論理回路(140)に結合された複数のディジタル出力を有する集積回路(100)中の故障の箇所を検出する方法を開示し、このコンパクト化論理回路は、テスト応答を供給するための少なくとも１つの出力を具えている。この方法は、集積回路のシミュレーションモデルを用意するステップ(210)と；このシミュレーションモデルに複数のテストパターンを与えるステップ(220)と；シミュレーションによる、これらのテストパターンに対する複数のテスト応答を受信するステップ(230)と；これら複数の応答中の、上記故障の符号を規定する複数のビットを特定するステップ(240)と；集積回路に別な複数のテストパターンを与えるステップ(250)と；これらの別な複数のテストパターンに対する複数の応答を受信するステップ(260)と；これら複数の応答中の上記符号の存在をチェックするステップ(270)とを具えている。この方法は、方法を適用したＩＣの故障検出能力を改善する。

9. 发明专利

JP2008544337A Method and system for debugging using the duplicate logic and trigger logic 有权
标题翻译：空值
公开(公告)号：JP2008544337A
公开(公告)日：2008-12-04
申请号：JP2008507729
申请日：2006-04-12
申请人：シンプリシティーインコーポレイテッド
发明人：マリオラルーシュ , チュンキットング
IPC分类号： G06F17/50 , G01R31/30 , G01R31/317 , G06F11/28 , H01L21/82 , H03K19/173
CPC分类号： G01R31/3016 , G01R31/31705 , G01R31/318364 , G06F11/3648 , G06F17/5022
摘要：複製ロジック及びトリガロジックを用いたデバッグのための方法及びシステムが記載される。回路表現がコンパイルされる。トリガのために１つ又はそれ以上の信号が選択されて、トリガロジックが回路に挿入される。複製のために回路表現の一部分が選択される。回路の選択部分が複製されて、遅延ロジックが挿入され、回路の複製部分への入力を遅延させる。回路表現が再コンパイルされてハードウェアデバイスにプログラミングされる。次いで、デバッガを起動することができる。トリガ信号の１つ又はそれ以上が選択される。選択された各トリガ信号に関して、１つ又はそれ以上の状態が選択されてトリガ条件をセットアップする。次いで、ハードウェアデバイスを実行することができる。トリガ条件が発生すると、回路の複製部分が一時停止することになる。次いで、回路の複製部分におけるレジスタの状態と、トリガ条件をもたらしたステップのシーケンスとを記録することができる。
【選択図】図２
摘要翻译：描述了使用复制逻辑和触发逻辑进行调试的方法和系统。编译电路的表示。选择一个或多个信号进行触发，并将触发逻辑插入电路。电路的一部分被选择用于复制。电路的所选部分被复制，并且插入延迟逻辑以将输入延迟到电路的复制部分。电路的表示被重新编译并编程到硬件设备中。然后可以调用调试器。选择一个或多个触发信号。对于每个选定的触发信号，选择一个或多个状态来设置触发条件。然后可以运行硬件设备。当触发条件发生时，电路的复制部分将被暂停。然后可以记录电路的复制部分中的寄存器的状态和导致触发条件的步骤序列。

10. 发明专利

JP5102304B2 Request-based test generation 有权
公开(公告)号：JP5102304B2
公开(公告)日：2012-12-19
申请号：JP2009539430
申请日：2007-11-27
申请人：ハネウェル・インターナショナル・インコーポレーテッド
发明人：ヒックマン，スティーヴン・オー , バット，デヴェシュ
IPC分类号： G06F11/28
CPC分类号： G06F11/261 , G01R31/31704 , G01R31/318357 , G01R31/318364

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