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2. 发明专利

JP4457083B2 Self-test device and method of the reconfigurable device mounted board 有权
公开(公告)号：JP4457083B2
公开(公告)日：2010-04-28
申请号：JP2006088796
申请日：2006-03-28
申请人：富士通株式会社
发明人：喜幸太田
IPC分类号： G06F11/22
CPC分类号： G01R31/318516 , G01R31/31704 , G01R31/31724

3. 发明专利

JP4361681B2 Asic for testing circuit 有权
公开(公告)号：JP4361681B2
公开(公告)日：2009-11-11
申请号：JP2000524728
申请日：1998-11-23
申请人：ライトスピードロジックインコーポレイテッド
发明人：ロバートオサン , アディスリニヴァサン , ダナハウ , シェリドハームクンド
IPC分类号： G01R31/28 , G06F11/22 , G01R31/3185 , H03K19/00 , H03K19/177
CPC分类号： G01R31/318516
摘要： A system for testing an integrated circuit, and particularly a gate array, is disclosed which includes, prior to coupling the array to form a user-designed circuit, predesigned logic that enables testing of the user-designed circuit. The predesigned logic allows logic blocks in the array to operate in "freeze" mode or to operate in normal mode, where normal mode is defined by the user-designed circuit. Much of the same circuitry in the logic blocks is, in fact, used in both modes of operation, thus minimizing circuitry added due to test. When the logic blocks are selected to be frozen, the logic blocks behave as a series of daisy-chained master-slave flip-flops. Stimulus data is shifted into the array and captured data is shifted out of the array through the daisy-chained flip-flops. Nonetheless, when data is shifted into and out of the daisy-chained flip-flops, the master latch and the slave latch of each flip-flop can be set to receive independent values and the data captured by each of the master and slave latches can be independently shifted out and analyzed. Although when frozen, the logic blocks behave as daisy-chained flip-flops, use of the logic blocks for testing purposes does not depend upon placement of sequential elements in the user-designed circuit in the logic blocks. In other words, in normal mode, a logic block can implement combinational, sequential, or other functions and still later be used to drive out stimulus values or capture results. Moreover, each logic block is further equipped for addressable mode control, allowing selected logic blocks to be exercised in isolation once stimulus data is shifted in, simplifying test generation and improving fault coverage. Using a logic block in accordance with the invention results in a high level of fault coverage, while placing few limitations on the user's circuit design.

4. 发明专利

JP3682363B2 Method and apparatus for accessing an integrated circuit internal signal 失效
公开(公告)号：JP3682363B2
公开(公告)日：2005-08-10
申请号：JP18674297
申请日：1997-07-11
申请人：アジレント・テクノロジーズ・インクAgilent Technologies, Inc.
发明人：ジョージ・エー・ハッグ , パトリック・ジェイ・バーン
IPC分类号： G01R31/28 , G01R31/317 , G01R31/3185 , G06F11/22
CPC分类号： G01R31/318516

5. 发明专利

JP3660363B2 Image forming apparatus management system and its image forming apparatus 失效
公开(公告)号：JP3660363B2
公开(公告)日：2005-06-15
申请号：JP5354293
申请日：1993-03-15
申请人：株式会社リコー
发明人：和之中原 , 政博北山 , 知史原田 , 伸明富所 , 正人寺尾 , 修木崎 , 正幸林 , 泰成橋本 , 康雄河田 , 敏哉田川 , 理弘見手倉 , 浩一金谷
IPC分类号： G03G21/00 , G01R31/3185 , G03G15/00 , G06F11/273 , G06F11/34 , H04M11/00 , H04N1/00
CPC分类号： G06F11/2294 , G01R31/318516 , G03G15/5079 , G03G15/55 , G03G2215/00113 , G06F11/0733 , G06F11/0748 , G06F11/3485
摘要： A control system for collectively supervising a plurality of copiers or similar image forming apparatuses connected to a control device by communication lines with or without the intermediary of communication control units. To down-load data relating to image formation, the control device determines whether or not a copier of interest is an inoperative state and, if it is in an inoperative state, automatically sends the data to the copier via a telephone line, an exchange, and a communication control unit. This data is written to a storage device built in the copier. To up-load data relating to image formation, the control device causes each copier to automatically send the data stored in the storing device thereof and stores the data in a memory thereof. Up-loading is effected at an optimal time other than the time when the copier is performing an automatic adjustment, in use, or quite likely to be used.

7. 发明专利

JPS6118778B2 JPS6118778B2 - 失效
公开(公告)号：JPS6118778B2
公开(公告)日：1986-05-14
申请号：JP15130777
申请日：1977-12-15
申请人： Nippon Electric Co
发明人： MAYUMI HIROSHI
IPC分类号： G06F7/00 , G01R31/28 , G01R31/3185 , G06F11/22 , H03K19/0175 , H03K19/177
CPC分类号： G01R31/318516

8. 发明专利

JPWO2010041451A1 半導体検証装置、方法およびプログラム有权
公开(公告)号：JPWO2010041451A1
公开(公告)日：2012-03-08
申请号：JP2010532823
申请日：2009-10-08
申请人：日本電気株式会社
发明人：晃平細川 , 晃平細川
IPC分类号： G06F17/50 , G01R31/28
CPC分类号： G01R31/318516
摘要：任意の記憶素子の論理値のみしか読み出すことのできない半導体デバイスにおいて、高速に任意の信号の論理値を読み出せるようにする。半導体デバイスの回路図を入力し、所望の信号を計算するために必要な記憶素子を検出し、その記憶素子の論理値を半導体デバイスから読出し、その記憶素子の論理値と回路構成に基づいて所望の信号の論理値を決定する。

9. 发明专利

JP2008102043A Data generation method, connection check system, and data generation program 有权
标题翻译：数据生成方法，连接检查系统和数据生成程序
公开(公告)号：JP2008102043A
公开(公告)日：2008-05-01
申请号：JP2006285542
申请日：2006-10-19
申请人： Fujitsu Ltd , 富士通株式会社
发明人： TOKUNAGA TAKAKAZU , TANDA KOICHI , SHIRAISHI HIROAKI , KOHARA YOSHIKATSU , TAKATOMI KOJI
IPC分类号： G01R31/04 , H01L21/82 , H03K19/173
CPC分类号： G01R31/318516 , G01R31/31717
摘要： PROBLEM TO BE SOLVED: To perform connection check in accordance with a practical function of all input and output pins even when a number of the input and output pins of a programmable device exist.
SOLUTION: A data generation method includes: acquiring pin information concerning respective pins of a plurality FPGAs mounted on a board at first (step S101); acquiring set information concerning the connection check (step S102); giving inherent data on each pin as data for the connection check to all the pins outputting data when the pin information and the set information are acquired (step S103); generating a check circuit for checking connection between output pins and input pins by generating input pin information and output pin information including the inherent data to store their information (step S104); and generating ROM data corresponding to the check circuit (step S105).
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：即使存在可编程设备的输入和输出引脚的数量，也可以根据所有输入和输出引脚的实际功能执行连接检查。解决方案：数据生成方法包括：首先获取关于安装在板上的多个FPGA的各个引脚的引脚信息（步骤S101）; 获取关于连接检查的设置信息（步骤S102）; 当获取引脚信息和设置信息时，将每个引脚上的固有数据作为连接检查的数据输出到所有输出数据的引脚（步骤S103）; 产生检查电路，用于通过产生输入引脚信息和输出包括固有数据的引脚信息来检查输出引脚和输入引脚之间的连接以存储其信息（步骤S104）; 生成对应于检查电路的ROM数据（步骤S105）。版权所有（C）2008，JPO＆INPIT

10. 发明专利

JP2005510787A Diverse environment test by the response unit 审中-公开
公开(公告)号：JP2005510787A
公开(公告)日：2005-04-21
申请号：JP2003547978
申请日：2002-11-20
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：エドワード、ペトリク , ブライアン、ログスドン , ロニー、ゴフ
IPC分类号： G01R31/3183 , G01R31/3185 , G01R31/3187 , G06F17/50
CPC分类号： G01R31/318357 , G01R31/318371 , G01R31/318505 , G01R31/318516 , G01R31/3187 , G06F17/5022
摘要：この発明の幾つかの実施形態に共通して、第１の集積回路をテストするためのテスト装置がある。集積回路は、１つまたはそれ以上のプロセッサと、１つまたはそれ以上の通信装置とを備えている。テスト装置は、少なくとも１つのプロセッサと、幾つかの通信装置と、１つまたはそれ以上の構成接続部とを有する応答集積回路を含んでいる。この応答集積回路は、第１の集積回路からのコマンドに応答して、１つまたはそれ以上の構成接続部により確立された構成により１つまたはそれ以上の通信装置の制御動作をテストする。

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