专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

41. 发明专利

JP2017520934A 試験時間削減のための方法及び装置审中-公开
公开(公告)号：JP2017520934A
公开(公告)日：2017-07-27
申请号：JP2017511563
申请日：2015-05-08
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド , テキサスインスツルメンツインコーポレイテッド
发明人：ナラヤナンポティスリナス , ナラヤナンポティスリナス , ミッタルラジェシュ , ミッタルラジェシュ , シャファトカウーサムダシール , シャファトカウーサムダシール , シンガルヴィヴェク , シンガルヴィヴェク
IPC分类号： H01L21/822 , G01R31/28 , G06F11/22 , H01L27/04
CPC分类号： G01R31/3177 , G01R31/3172 , G01R31/31723 , G01R31/31727 , G01R31/3183 , G01R31/318335 , G01R31/318533 , G01R31/318544 , G01R31/318563
摘要：集積回路(IC)をテストするための回路(100)の説明される例において、回路(100)は、N個のスキャン入力(102)を受信しM個の疑似スキャン入力(106)を生成する、入力コンバータ(104)を含み、M及びNは整数である。スキャン圧縮アーキテクチャ(110)が、入力コンバータに結合され、M個の疑似スキャン入力に応答してP個の疑似スキャン出力(116)を生成する。出力コンバータ(118)が、スキャン圧縮アーキテクチャに結合され、P個の疑似スキャン出力に応答してQ個のスキャン出力(120)を生成し、P及びQは整数である。入力コンバータは、第1の周波数でN個のスキャン入力(102)を受信し、第2の周波数でM個の疑似スキャン入力(106)を生成する。出力コンバータ(118)は、第2の周波数でP個の疑似スキャン出力(116)を受信し、第1の周波数でQ個のスキャン出力(120)を生成する。

43. 发明专利

JP2015522800A スキャンテスト用のテストモード制御信号を生成可能な集積回路审中-公开
标题翻译：测试模式控制信号产生集成电路用于扫描测试
公开(公告)号：JP2015522800A
公开(公告)日：2015-08-06
申请号：JP2015512710
申请日：2013-05-10
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド , テキサスインスツルメンツインコーポレイテッド
发明人：ミッタルラジェシュ , ミッタルラジェシュ , サブバルワルプニート , サブバルワルプニート , ナラヤナンプラカシュ , ナラヤナンプラカシュ , アジットパレクジルビン , アジットパレクジルビン
IPC分类号： G01R31/28 , G01R31/3185 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318555 , G01R31/3177 , G01R31/3183 , G01R31/318533 , G01R31/318536 , G01R31/318544 , G01R31/318569 , G01R31/318594
摘要：スキャンチェーン(集積回路内にあるものなど)を介して、スキャンテストのためのテストモード制御信号を生成することのできる方法および集積回路に関する様々な実施形態を提供する。集積回路は、テストパターン検出ブロック(202)、カウンタ回路(204)、および制御回路(206)を含む。テストパターン検出ブロックは、テストパターン(208)を受け取り、この検出パターンに基づいて、テストパターンのシフトフェーズに対応する第1のパターンおよびキャプチャフェーズに対応する第2のパターンを検出し、かつ、このパターンの検出に基づいて、トリガ信号を生成するように構成される。制御回路は、カウント状態に基づいて、テストモード制御信号を生成かつ制御する。カウンタ回路は、検出されたパターンに基づいて、シフトフェーズ、キャプチャフェーズ、およびクロック信号(209)のうちの1つに対応する1つまたは複数のカウント状態を生成するように構成される。
摘要翻译：通过扫描链（诸如那些在集成电路），它提供了一种方法，并且能够产生用于扫描测试的测试模式控制信号的集成电路各种实施例。集成电路，测试图案检测块（202），计数器电路（204），和控制电路（206）。测试图案检测块接收的测试图案（208），检测到的图案的基础上，并检测对应于所述第一图案和对应于所述测试图案的移相捕获阶段的第二图案，并且这基于检测的图案的，用于生成触发信号。所述控制电路，基于所述计数状态，并产生和控制所述测试模式控制信号。基于所检测到的模式，移位相位，捕捉阶段，并且被配置为产生对应于所述时钟信号（209）中的一个的一个或多个计数状态的计数器电路。

44. 发明专利

JPWO2012123990A1 終端回路、半導体装置および試験システム有权
公开(公告)号：JPWO2012123990A1
公开(公告)日：2014-07-17
申请号：JP2013504401
申请日：2011-03-16
申请人：富士通株式会社
发明人：鈴木　俊秀 , 俊秀鈴木 , 川野　陽一 , 陽一川野
IPC分类号： H03K19/0175 , G01R31/28 , H03H11/28
CPC分类号： G01R31/3183 , G01R31/2822 , H03F1/56 , H03F2200/387 , H03H11/30 , H03K17/161 , H04B1/0458 , H04L25/0278 , H04L25/0298
摘要：終端回路は、pMOSトランジスタ、インダクタおよびキャパシタを含んでいる。pMOSトランジスタは、伝送信号を出力または入力する信号端子にソースが接続され、ドレインが接地線に接続され、ゲートで制御信号を受け、特性インピーダンスの整合機能を有効にするときにオンされ、整合機能を無効にするときにオフされる。インダクタおよびキャパシタは、特性インピーダンスを整合するために、信号端子に接続される。pMOSトランジスタを制御信号によりオンまたはオフすることで、終端回路による特性インピーダンスの整合機能を有効または無効に切り替えできる。これにより、例えば、外付けの終端抵抗を接続することなく、終端抵抗が付いた状態を実現でき、伝送信号の出力端子での信号レベルをモニタすることが可能になる。

45. 发明专利

JP5221554B2 Do not care bit extraction method and do not care bit extraction program 有权
公开(公告)号：JP5221554B2
公开(公告)日：2013-06-26
申请号：JP2009538142
申请日：2008-10-16
申请人：株式会社Lptex
发明人：紘平宮瀬 , 暁青温 , 誠司梶原
IPC分类号： G01R31/3183 , G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318307 , G01R31/3183 , G01R31/318544 , G01R31/318594

46. 发明专利

JPWO2009051191A1 ドントケアビット抽出方法及びドントケアビット抽出プログラム有权
公开(公告)号：JPWO2009051191A1
公开(公告)日：2011-03-03
申请号：JP2009538142
申请日：2008-10-16
申请人：国立大学法人九州工業大学
发明人：紘平宮瀬 , 紘平宮瀬 , 暁青温 , 暁青温 , 誠司梶原 , 誠司梶原
IPC分类号： G01R31/3183 , G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318307 , G01R31/3183 , G01R31/318544 , G01R31/318594
摘要：組合せ回路の入力線に順次印加する第1、第2の入力ベクトルによって活性化された組合せ回路内のパスを保証して第1、第2の入力ベクトルからドントケアビットを抽出することが可能なドントケアビット抽出方法及びドントケアビット抽出プログラムを提供する。0及び1の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の又は単独の組合せ回路10の入力線に順次印加される第1、第2の入力ベクトルV1、V2から、第1、第2のドントケアビットX1、X2を抽出するドントケアビット抽出方法であって、第1、第2の入力ベクトルV1、V2の印加によって活性化された組合せ回路10内のパスPiの一部又は全部の活性化を保証して第1、第2の入力ベクトルV1、V2から第1、第2のドントケアビットX1、X2を抽出する抽出工程を有する。

48. 发明专利

JP4407819B2 Test pattern editing device, test pattern editing program and test pattern editing method 有权
公开(公告)号：JP4407819B2
公开(公告)日：2010-02-03
申请号：JP2004374729
申请日：2004-12-24
申请人：日本電気株式会社
发明人：良展今野
IPC分类号： G01R31/3183
CPC分类号： G01R31/31813 , G01R31/3183 , G01R31/318314

50. 发明专利

JP2008039784A Pattern generator and pattern generating method for semiconductor test 审中-公开
标题翻译：用于半导体测试的图案发生器和图案生成方法
公开(公告)号：JP2008039784A
公开(公告)日：2008-02-21
申请号：JP2007203419
申请日：2007-08-03
申请人： Unitest Inc , 株式會社Unitest
发明人： KANG JONG KOO
IPC分类号： G01R31/3183 , G11C29/10 , G11C29/56
CPC分类号： G11C29/56 , G01R31/31813 , G01R31/3183 , G01R31/318335 , G11C29/56004
摘要： PROBLEM TO BE SOLVED: To provide a pattern generator and capable of generating test pattern data by an interleave method without having to analyze or creating internal operations for pattern generation for each interleave operation, and to provide a pattern generating method.
SOLUTION: The pattern generator is provided with: a test pattern program reading part 310 for reading a test pattern program compiled in prediction of data operations in such a way as to operate all data without any restricting conditions to different frames and operate only data corresponding to specific data prediction conditions to an interleave cycle in the same frames; a large number of algorithm pattern generating parts 320a-320d for generating patterns after operating data by an interleave method on the basis of the test pattern program; and a multiplexing part 330 for generating test pattern data for testing semiconductor elements by multiplexing the patterns.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种图形生成器，并且能够通过交错方式生成测试图案数据，而不必分析或创建用于每个交织操作的图案生成的内部操作，并提供模式生成方法。解决方案：模式发生器具有：测试模式程序读取部分310，用于读取以预测数据操作编译的测试模式程序，以便对所有数据进行操作，而不对任何限制条件进行操作，并仅操作对应于特定数据预测条件的数据到相同帧中的交织周期; 大量的算法模式产生部分320a-320d，用于在基于测试模式程序的交错方法操作数据之后产生模式; 以及复用部330，用于通过多路复用图案来生成用于测试半导体元件的测试图案数据。版权所有（C）2008，JPO＆INPIT

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式