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1. 发明专利

JP2017514222A 非同期リセット信号をもつ走査チェーンのためのリセット方式有权
公开(公告)号：JP2017514222A
公开(公告)日：2017-06-01
申请号：JP2016561733
申请日：2015-03-11
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：パル、ディプティ・ランジャン , ペンゼス、ポール・アイバン , シウ、ワイ・キット
IPC分类号： G06F1/24 , H03K3/02
CPC分类号： H03K3/012 , G01R31/318536 , G01R31/318541 , G01R31/318594 , G11C19/34 , H03K3/0375
摘要：第1の装置(300)は少なくとも1つの走査チェーンを含む。少なくとも1つの走査チェーンの各々は、互いに結合された走査セルを含む。少なくとも1つの走査チェーン中の各走査セルは、走査セルのリセット状態が第1の状態であるとき、第1のタイプの走査セル(302、304、308、312、314)を含み、走査セルのリセット状態が第2の状態であるとき、第2のタイプの走査セル(308、310)を含む。少なくとも1つの走査チェーンのうちの1つまたは複数の走査チェーンは、第1のタイプの走査セルのうちの少なくとも1つと、第2のタイプの走査セルのうちの少なくとも1つとを含む。第2の装置(500)は、セット機能とリセット機能の両方をもたないフリップフロップを含む、走査チェーンの第1(502)のセットと走査チェーンの第2(504)のセットとを含む。走査チェーンの第1のセットおよび走査チェーンの第2のセット中のフリップフロップの各々は、それぞれ、第1の状態と第2の状態とのリセット状態を有する。

2. 发明专利

JP5729906B2 走査シフト中のピーク電力問題を防止する回路有权
标题翻译：电路用于扫描换档过程中防止峰值功率问题
公开(公告)号：JP5729906B2
公开(公告)日：2015-06-03
申请号：JP2009552674
申请日：2008-01-02
申请人：シリコンイメージ,インコーポレイテッド
发明人：スルチンソン , キムホン
IPC分类号： G01R31/317 , G01R31/28
CPC分类号： G01R31/318575 , G01R31/318594

3. 发明专利

JP5660138B2 集積回路および試験方法有权
标题翻译：集成电路和测试方法
公开(公告)号：JP5660138B2
公开(公告)日：2015-01-28
申请号：JP2012539502
申请日：2010-10-19
申请人：富士通株式会社
发明人：岡本　博 , 博岡本
IPC分类号： G01R31/28
CPC分类号： G01R31/31919 , G01R31/318577 , G01R31/318594 , H03K5/19

5. 发明专利

JP2012208029A Scan flip-flop circuit, scan test circuit, and control method thereof 有权
标题翻译：扫描FLOP-FLOP电路，扫描测试电路及其控制方法
公开(公告)号：JP2012208029A
公开(公告)日：2012-10-25
申请号：JP2011074270
申请日：2011-03-30
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： NISHIOKA YUYA , IRIE YOSHINOBU
IPC分类号： G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： H03K3/0372 , G01R31/31726 , G01R31/318533 , G01R31/318594
摘要： PROBLEM TO BE SOLVED: To provide a scan flip-flop which is a hold-free small test circuit, and allows a test with an actual operation frequency to be possible.SOLUTION: A Pos type F/F 100 has: a master latch (Low level latch) 110 which is synchronized with a rising edge of a clock and in which data or scan test data is selectively input; and a slave latch (Hi level latch) 111 in which the data from the master latch 110 is input. Then, in scan shift, the master latch 110 fetches scan shift data input SIN in a Low period of a scan shift clock SCLK1 and outputs the fetched scan shift data input SIN to the slave latch 111. The slave latch 111 fetches output of the master latch 110 in a Hi period of a scan shift clock SCLK2 at an edge position different from that of the SCLK1 and outputs the fetched output of the master latch 110 to Q.
摘要翻译：要解决的问题：提供作为无保持小测试电路的扫描触发器，并且允许具有实际操作频率的测试。 Pos型F / F 100具有：与时钟的上升沿同步的主锁存器（低电平锁存器）110，并且其中选择性地输入数据或扫描测试数据; 以及来自主锁存器110的数据被输入的从锁存器（高电平锁存器）111。然后，在扫描移位中，主锁存器110在扫描移位时钟SCLK1的低周期中取出扫描移位数据输入SIN，并将取出的扫描移位数据输入SIN输出到从锁存器111.从锁存器111取出主器件的输出锁存器110处于与SCLK1的边沿位置不同的边沿位置处的扫描移位时钟SCLK2的高电平期间，并将主锁存器110的取出输出输出到Q.版权所有：（C）2013，JPO＆INPIT

6. 发明专利

JP2012156868A Semiconductor integrated circuit 审中-公开
标题翻译：半导体集成电路
公开(公告)号：JP2012156868A
公开(公告)日：2012-08-16
申请号：JP2011015376
申请日：2011-01-27
申请人： Toshiba Corp , 株式会社東芝
发明人： HAGA TAKUYA
IPC分类号： H03K5/00
CPC分类号： G01R31/318594 , G01R31/31726
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of easily performing the timing analysis of an asynchronous boundary.SOLUTION: A semiconductor integrated circuit comprises: a first clock domain A driven by a first frequency; a second clock domain B that is adjacent to the first clock domain A and is driven by a second frequency different from the first frequency; signal lines 20 and 30 provided between the first clock domain A and the second clock domain B; first DF/Fs 21 to 24 and second DF/Fs 31 to 34 that are connected to the first signal line 20 and are provided in the first clock domain A and the second clock domain B, respectively; and a first multiplexer 27 and a second multiplexer 37 that are provided corresponding to the first DF/Fs 21 to 24 and the second DF/Fs 31 to 34, respectively, select one of the first frequency and the second frequency, and output the selected frequency to the first DF/Fs and the second DF/Fs.
摘要翻译：要解决的问题：提供能够容易地执行异步边界的定时分析的半导体集成电路。解决方案：半导体集成电路包括：由第一频率驱动的第一时钟域A; 第二时钟域B，其与第一时钟域A相邻并由与第一频率不同的第二频率驱动; 设置在第一时钟域A和第二时钟域B之间的信号线20和30; 分别连接到第一信号线20并分别设置在第一时钟域A和第二时钟域B中的第一DF / F 21至24和第二DF / F 31至34。以及分别对应于第一DF / F 21至24和第二DF / F 31至34设置的第一多路复用器27和第二多路复用器37，选择第一频率和第二频率之一，并输出所选择的频率到第一DF / F和第二DF / F。版权所有（C）2012，JPO＆INPIT

7. 发明专利

JP4808051B2 Semiconductor integrated circuit device and a method of testing the same 有权
公开(公告)号：JP4808051B2
公开(公告)日：2011-11-02
申请号：JP2006069371
申请日：2006-03-14
申请人：ルネサスエレクトロニクス株式会社
发明人：和也工藤
IPC分类号： G01R31/28
CPC分类号： G01R31/318594 , G01R31/318552

8. 发明专利

JP2010091482A Semiconductor integrated circuit device and delay fault test method therefor 审中-公开
标题翻译：半导体集成电路设备及其延迟故障测试方法
公开(公告)号：JP2010091482A
公开(公告)日：2010-04-22
申请号：JP2008263182
申请日：2008-10-09
申请人： Toshiba Corp , 株式会社東芝
发明人： FUKUDA KEIKO , WATANABE YOSHINORI , BANDAI RYOICHI
IPC分类号： G01R31/28 , H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31725 , G01R31/318594
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device or the like performing a delay fault test of a logic existing between two kinds of clock domains having each different operation frequency. SOLUTION: This device includes: a first clock domain 21 including a plurality of first flip-flops, and operated by a first clock; a second clock domain 22 including a plurality of second flip-flops, and operated by a second clock having a lower frequency than a frequency of the first clock; a first test clock supply part for supplying a test clock based on the first clock to all the first flip-flops, during the delay fault test; and a second test clock supply part for supplying the test clock based on the first clock to a third flip-flop into which data from the first clock domain are input among the plurality of second flip-flops, and not supplying the test clock to a plurality of fourth flip-flops excluding the third flip-flop among the plurality of second flip-flops, during the delay fault test. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供对存在于具有每个不同操作频率的两种时钟域之间的逻辑执行延迟故障测试的半导体集成电路器件等。解决方案：该装置包括：包括多个第一触发器的第一时钟域21，并由第一时钟操作; 包括多个第二触发器的第二时钟域22，并且由具有比第一时钟的频率低的频率的第二时钟操作; 第一测试时钟提供部分，用于在延迟故障测试期间，将所述第一触发器的第一时钟提供测试时钟; 以及第二测试时钟提供部分，用于将基于第一时钟的测试时钟提供给在多个第二触发器中输入来自第一时钟域的数据的第三触发器，并且不将测试时钟提供给在延迟故障测试期间，在多个第二触发器中，除了第三触发器之外的多个第四触发器。版权所有（C）2010，JPO＆INPIT

9. 发明专利

JP4274806B2 Semiconductor integrated circuit and scan test method 有权
公开(公告)号：JP4274806B2
公开(公告)日：2009-06-10
申请号：JP2003018920
申请日：2003-01-28
申请人：株式会社リコー
发明人：英孝南 , 泰隆塚本 , 孝光山田
IPC分类号： G01R31/28 , G01R31/3185 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318572 , G01R31/318558 , G01R31/318594

10. 发明专利

JP2009109512A Multiple-capture dft system for detecting or locating crossing clock-domain fault during self-test or scan test 有权
标题翻译：用于在自检或扫描测试期间检测或定位交叉时钟域故障的多重捕获DFT系统
公开(公告)号：JP2009109512A
公开(公告)日：2009-05-21
申请号：JP2009001319
申请日：2009-01-07
申请人： Syntest Technologies Inc , シンテスト・テクノロジーズ・インコーポレーテッド
发明人： WANG LAUNG-TERNG , HSU PO-CHING , KAO SHIH-CHIA , LIN MENG-CHYI , WANG HSIN-PO , CHAO HAO-JAN , WEN XIAOQING
IPC分类号： G01R31/28 , G01R31/317 , G01R31/3185 , G06F17/50 , H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： G06F17/5022 , G01R31/31704 , G01R31/318552 , G01R31/318594 , G06F17/5031 , G06F17/505
摘要： PROBLEM TO BE SOLVED: To provide an improved multiple-capture DFT system that performs multiple-capture DFT techniques.
SOLUTION: A method includes the steps of: generating N-pseudo-random numbers or predefined test signal 109, 112, 115, 118 during a shift-in operation; loading all scan cells within N-clock domains (CD1, CD2, CD3, CD4) in an integrated circuit or a circuit assembly; applying an ordered sequence of capture clocks (CK1, CK2, CK3, CK4) to all the scan cells within the N-clock domains during a capture operation; making compact or comparing N-output responses 110, 113, 116, 119 of all the scan cells for analysis during a compact/comparison operation; and detecting or locating faults within N-clock domains (CD1, CD2, CD3, CD4) and two-clock domain crossing faults (CCD1, CCD2, CCD3, CCD4).
COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供执行多捕获DFT技术的改进的多捕获DFT系统。解决方案：一种方法包括以下步骤：在移入操作期间产生N个伪随机数或预定义的测试信号109,112,115,118; 加载集成电路或电路组件中的N个时钟域（CD1，CD2，CD3，CD4）内的所有扫描单元; 在捕获操作期间将捕获时钟（CK1，CK2，CK3，CK4）的有序序列应用于N个时钟域内的所有扫描单元; 在紧凑/比较操作期间紧凑或比较所有扫描单元的N输出响应110,113,116,119用于分析; 检测或定位N时钟域（CD1，CD2，CD3，CD4）和两时钟域交叉故障（CCD1，CCD2，CCD3，CCD4）的故障。版权所有（C）2009，JPO＆INPIT

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