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1. 发明专利

JP2015165226A 装置审中-公开
标题翻译：设备
公开(公告)号：JP2015165226A
公开(公告)日：2015-09-17
申请号：JP2015019434
申请日：2015-02-03
申请人：株式会社半導体エネルギー研究所
发明人：黒川義元
IPC分类号： H01L21/822 , H01L27/04 , H01L21/82 , G01R31/28
CPC分类号： G01R31/2856 , G01R31/2884 , G01R31/31813
摘要：【課題】設計後においても新たなテストパターンを生成することができ、通常の動作時に不要となる回路の面積規模を縮小することができる装置の提供。【解決手段】第1の回路と、第2の回路と、を有し、第2の回路は、複数の第3の回路と、複数の第4の回路と、第5の回路と、を有し、第2の回路は、第1の回路の動作状態を試験するための信号を生成する機能と、第1の回路の一部として動作する機能と、を有し、複数の第4の回路は、第1のデータを記憶する機能と、第2のデータを記憶する機能と、を有し、第5の回路は、複数の第4の回路に第1のデータを書き込む機能と、複数の第4の回路に第2のデータを書き込む機能と、前記複数の第4の回路から第2のデータを読み出す機能と、を有する装置。【選択図】図1
摘要翻译：要解决的问题：提供一种被配置为允许在设计之后产生新的测试图案并且减少在正常操作期间不需要的电路的面积的设备。解决方案：设备包括第一电路和第二电路。第二电路包括多个第三电路，多个第四电路和第五电路。第二电路具有产生用于测试第一电路的操作状态的信号的功能，以及作为第一电路的一部分操作的功能。第四电路包括存储第一数据的功能和存储第二数据的功能。第五电路具有将第一数据写入第四电路的功能，将第二数据写入第四电路的功能以及从第四电路读取第二数据的功能。

2. 发明专利

JP5276854B2 Pattern generator and pattern shape evaluation apparatus 有权
公开(公告)号：JP5276854B2
公开(公告)日：2013-08-28
申请号：JP2008031314
申请日：2008-02-13
申请人：株式会社日立ハイテクノロジーズ
发明人：康隆豊田 , 英雄栄井 , 良一松岡
IPC分类号： H01L21/66 , G01N23/225
CPC分类号： G06K9/00 , G01R31/31813 , G06K9/6255 , G06T7/001 , G06T2207/30141
摘要： Although there has been a method for evaluating pattern shapes of electronic devices by using, as a reference pattern, design data or a non-defective pattern, the conventional method has a problem that the pattern shape cannot be evaluated with high accuracy because of the difficulty in defining an exact shape suitable for the manufacturing conditions of the electronic devices. The present invention provides a shape evaluation method for circuit patterns of electronic devices, the method including a means for generating contour distribution data of at least two circuit patterns from contour data sets on the circuit patterns; a means for generating a reference pattern used for the pattern shape evaluation, from the contour distribution data; and a means for evaluating the pattern shape by comparing each evaluation target pattern with the reference pattern.

3. 发明专利

JP5175840B2 Test equipment, test method, and electronic device 有权
公开(公告)号：JP5175840B2
公开(公告)日：2013-04-03
申请号：JP2009509283
申请日：2008-04-02
申请人：株式会社アドバンテスト
发明人：達也山田 , 清志村田
IPC分类号： G01R31/3183 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31813

4. 发明专利

JP5017604B2 Generator, generating method, capable program causing a computer to execute the method, and, a recording medium recording this program 有权
公开(公告)号：JP5017604B2
公开(公告)日：2012-09-05
申请号：JP2006262764
申请日：2006-09-27
申请人：国立大学法人九州工業大学
发明人：博伊達 , 絋平宮瀬 , 誠司梶原 , 暁青温 , 義弘皆本
IPC分类号： G01R31/3183 , G01R31/28
CPC分类号： G11C29/10 , G01R31/31721 , G01R31/31813 , G01R31/31917 , G11C29/56004

5. 发明专利

JP4873533B2 High-speed serial transfer device testing method, program and apparatus 有权
公开(公告)号：JP4873533B2
公开(公告)日：2012-02-08
申请号：JP2005361340
申请日：2005-12-15
申请人：富士通株式会社
发明人：徹男倉山
IPC分类号： H04L29/14 , H04L7/00
CPC分类号： G01R31/31813

6. 发明专利

JP4624944B2 Pin electronics to be used in the automatic test equipment for testing integrated circuit 有权
公开(公告)号：JP4624944B2
公开(公告)日：2011-02-02
申请号：JP2006067886
申请日：2006-03-13
申请人：ヴェリジー(シンガポール) プライベートリミテッドVerigy(Singapore)Pte.Ltd.
发明人：ロルフ・ハルユンク
IPC分类号： G01R31/28
CPC分类号： G01R31/31924 , G01R31/3004 , G01R31/31813

7. 发明专利

JP2011501128A Adjustable test patterns result latency 有权
公开(公告)号：JP2011501128A
公开(公告)日：2011-01-06
申请号：JP2010529065
申请日：2008-10-10
申请人：テラダイン、インコーポレイテッド
发明人：スティーブンケイ．エング、 , ウィリアムティー．ボロズ、 , マイケルエフ．マクゴールドリック、 , デイビッドエイ．ミリー、
IPC分类号： G01R31/28
CPC分类号： G11C29/10 , G01R31/31726 , G01R31/31813 , G11C29/56
摘要： A digital test instrument and a test method provide adjustable results latency. A digital test instrument includes a pattern controller configured to generate a sequence of test patterns, responsive, at least in part, to a pass/fail result, a pattern memory configured to supply the generated sequence of test patterns to a unit under test, a pattern results collection unit configured to receive at least one result value from the unit under test and to determine a pass/fail result for at least one supplied test pattern, and a synchronization unit configured to provide a no-result indication to the pattern controller during a preset number of pattern cycles following the start of a test, the preset number of pattern cycles based on a results latency of the test instrument, and to provide pass/fail results to the pattern controller after the preset number of pattern cycles.

8. 发明专利

JP4407819B2 Test pattern editing device, test pattern editing program and test pattern editing method 有权
公开(公告)号：JP4407819B2
公开(公告)日：2010-02-03
申请号：JP2004374729
申请日：2004-12-24
申请人：日本電気株式会社
发明人：良展今野
IPC分类号： G01R31/3183
CPC分类号： G01R31/31813 , G01R31/3183 , G01R31/318314

9. 发明专利

JP4388641B2 Test apparatus for an integrated circuit 有权
公开(公告)号：JP4388641B2
公开(公告)日：2009-12-24
申请号：JP25757199
申请日：1999-09-10
申请人：富士通マイクロエレクトロニクス株式会社
发明人：勝哉石川
IPC分类号： G06F11/22 , H01L21/822 , G01R31/28 , G01R31/3181 , G01R31/3185 , H01L27/04
CPC分类号： G01R31/318505 , G01R31/31813

10. 发明专利

JPWO2006077746A1 半導体集積回路有权
公开(公告)号：JPWO2006077746A1
公开(公告)日：2008-06-19
申请号：JP2006553856
申请日：2006-01-05
申请人：国立大学法人千葉大学 , 国立大学法人千葉大学
发明人：一輝難波 , 一輝難波 , 伊藤　秀男 , 秀男伊藤
IPC分类号： G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31813 , G01R31/31723 , G01R31/318538 , H03K3/3562
摘要：【課題】占有面積の増加を大幅にもたらすことなく、いわゆる2パターンテストが可能となる半導体集積回路を提供すること。【解決手段】複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセレクタと、を有する半導体集積回路であって、フリップフロップは、それぞれマスターラッチ及び該マスターラッチに接続されるスレイブラッチを有し、セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと電気的に接続されており、かつ、セレクタが対応するフリップフロップとは別のフリップフロップのマスターラッチとも接続されている半導体集積回路とする。【選択図】図1

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