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11. 发明专利

JPS5951626A Logical circuit 失效
标题翻译：逻辑电路
公开(公告)号：JPS5951626A
公开(公告)日：1984-03-26
申请号：JP15151283
申请日：1983-08-22
申请人： Toshiba Corp
发明人： MIYAGAWA JIYUN , MORIKURI AKIRA
IPC分类号： H03K19/0944 , H03K3/356
CPC分类号： H03K3/356017
摘要： PURPOSE:To obtain a logical circuit having a fast switching speed and small power consumption, by connecting an impedance varying circuit comprising a depletion MOSFET to a logical element to control the impedance. CONSTITUTION:Depletion D type MOSFETs 9, 10 for load and enhancement E type MOSFETs 11, 12 for drive form an FF circuit, and a reset MOSFET13 and a set MOSFET14 are connected in parallel respectively with the FETs 11, 12. D type MOSFETs 5, 6 are connected in series respectively with the FETs 9, 10, a variable voltage VG is applied to the gates and the FETs 5, 6 forms the impedance variable circuit. since any restriction of the circuit other than the voltage VG equal to the power supply voltage VDD or a value of its vicinity and keeping of the required minimum voltage for holding of storage by this circuit through the constitution like this is not given, the switching speed is fast. Thus, the power consumption is reduced by keeping the power supply and ground to a high impdeance state by controlling the impedance varying circuit other than the power consumption at the circuit operation.
摘要翻译：目的：通过将包含耗尽MOSFET的阻抗变化电路连接到逻辑元件来获得具有快速开关速度和小功耗的逻辑电路，以控制阻抗。构成：用于负载和增强的用于负载和增强的E型MOSFET 11,12的消耗D型MOSFET 9,10用于驱动形成FF电路，并且复位MOSFET13和设置的MOSFET14分别与FET 11,12并联连接.D型MOSFET 5 ，6分别与FET9,10串联连接，将可变电压VG施加到栅极，并且FET 5,6形成阻抗可变电路。由于没有给出除电压VG以外的电路的任何限制等于电源电压VDD或其附近的值，并且通过这样的结构保持由该电路保持存储的所需最小电压，否则切换速度是快的因此，通过控制电路操作以外的阻抗变化电路而不是电力消耗来保持电源和接地的高冲击状态来降低功耗。

12. 发明专利

JPS59169B2 JPS59169B2 - 失效
公开(公告)号：JPS59169B2
公开(公告)日：1984-01-05
申请号：JP12831577
申请日：1977-10-25
申请人： Mitsubishi Electric Corp
发明人： HIDA YOICHI
IPC分类号： G11C11/41 , G11C11/419 , H03K3/037 , H03K3/356
CPC分类号： H03K3/356095 , H03K3/356017

13. 发明专利

JP2016171527A スイッチ制御回路およびスイッチ回路有权
标题翻译：开关控制电路和开关电路
公开(公告)号：JP2016171527A
公开(公告)日：2016-09-23
申请号：JP2015051324
申请日：2015-03-13
申请人：株式会社東芝
发明人：國司侑吾 , 石森敏文 , 瀬下敏樹
IPC分类号： H03K17/06 , H01L21/822 , H01L27/04 , H03K17/693
CPC分类号： H03K3/356017 , G05F3/24 , H03K17/693 , H03K2217/0081
摘要：【課題】信号の切替による電源電圧の変動が起きないようにしたスイッチ制御回路およびスイッチ回路を提供する。【解決手段】スイッチ制御回路は、基準電圧を用いて、複数の第1制御信号をレベルシフトさせた複数の第2制御信号を生成する複数の第1電圧生成回路と、複数の第1電圧生成回路に基準電圧を供給するか否かを切り替える複数の遮断回路と、前記複数の第1制御信号のうち少なくとも一つの信号論理が変化した時、前記複数の第1制御信号のうちその他を入力する少なくとも一つの第1電圧生成回路への前記基準電圧の供給が所定の期間遮断されるように、前記遮断回路を制御する制御回路と、を備える。【選択図】図1
摘要翻译：要解决的问题：提供一种可以防止由信号切换引起的电源电压波动的开关控制电路和开关电路。解决方案：开关控制电路包括：多个第一电压产生电路，其产生多个通过使用参考电压来移位多个第一控制信号的电平而获得的第二控制信号; 多个截止电路，切换是否向多个第一电压产生电路提供参考电压; 以及控制电路，当所述多个第一控制信号中的至少一个的信号逻辑被改变时，控制所述切断电路，使得将所述参考电压提供给接收另一个的至少一个第一电压产生电路多个第一控制信号被切断预定时间段。选择图：图1

14. 发明专利

JP4756135B2 Frequency divider 有权
公开(公告)号：JP4756135B2
公开(公告)日：2011-08-24
申请号：JP2007524447
申请日：2005-07-27
申请人：エスティー‐エリクソン、ソシエテ、アノニム
发明人：ドミニクス、エム．ウェー．レーナーツ , ブラム、ナウタ , ムスタファ、アカール
IPC分类号： H03K23/00 , G06F1/08 , H03K21/00
CPC分类号： H03K23/54 , H03K3/356017 , H03K23/542

15. 发明专利

JP3513218B2 Interface circuit and voltage rise circuit comprising this 失效
公开(公告)号：JP3513218B2
公开(公告)日：2004-03-31
申请号：JP14945694
申请日：1994-06-30
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
发明人：ボヴィエステファン , ボワーロンマルク
IPC分类号： H03K19/0175 , H03K3/356 , H03K19/00 , H03K19/0185
CPC分类号： H03K19/018521 , H03K3/356017 , H03K3/356113 , H03K19/0013

16. 发明专利

JPS59126315A Comparing circuit 失效
标题翻译：比较电路
公开(公告)号：JPS59126315A
公开(公告)日：1984-07-20
申请号：JP22582582
申请日：1982-12-24
申请人： Fujitsu Ltd
发明人： TAKEMAE YOSHIHIRO , SUZUKI YASUO
IPC分类号： H03K3/0233 , H03K3/356 , H03K5/08
CPC分类号： H03K3/356017 , H03K3/35606
摘要： PURPOSE: To detect whether some voltage is less than hundreds of mV higher or lower than a reference voltage or not through a simple circuit accurately by providing the 1st flip-flop circuit which is inverted above a specific voltage and the 2nd flip-flop circuit which is inverted above another specific voltage.
CONSTITUTION: Transistors (TR) T
3 and T
4 constitute the 1st flip-flop and TRs T
7 and T
8 constitute the 2nd flip-flop; and those TRs T
3 and T
4 , and T
7 and T
8 have differences of hundreds of mV in threshold value Tth. When a voltage VC is less than hundreds of mV higher of lower than the reference voltage VR, outputs Q
1 and Q
2 of the 1st and the 2nd flip-flops are in the opposite level relation and when the voltage VC is hundreds of mV higher than the voltage VR, the Q
1 and Q
2 are both at a high level H, and when the voltage VC is more than hundreds of mV lower than the voltage VR, the Q
1 and Q
2 are both at a low level L. Thus, whether the voltage VC is higher or lower than the VR is known.
COPYRIGHT: (C)1984,JPO&Japio
摘要翻译：目的：通过提供在特定电压之上反转的第一触发器电路和第二触发器电路，通过简单的电路精确地检测某一电压是否比参考电压更高或低于几百mV，以及第二触发器电路反向高于另一个特定电压。构成：晶体管（TR）T3和T4构成第一个触发器，TRs T7和T8构成第二个触发器; 并且那些TR T3和T4以及T7和T8在阈值Tth中具有几百mV的差异。当电压VC小于参考电压VR以下的几百mV的高电平时，第1和第2触发器的输出Q1和Q2处于相反的电平关系，并且当电压VC比上述电压VC高几百mV时电压VR，Q1和Q2均处于高电平H，并且当电压VC比电压VR低几百mV时，Q1和Q2都处于低电平L.因此，电压VC 高于或低于VR已知。

17. 发明专利

JPS5923628A Logical circuit of depletion type field effect transistor 失效
标题翻译：离散型场效应晶体管的逻辑电路
公开(公告)号：JPS5923628A
公开(公告)日：1984-02-07
申请号：JP13260782
申请日：1982-07-29
申请人： Nec Corp
发明人： ASAI SHIYUUJI
IPC分类号： H03K19/0952 , H03K3/356
CPC分类号： H03K3/356017
摘要： PURPOSE:To unify a single power source, by supplying the 1st potential from the single power source and generating the 2nd potential through the parallel circuit of a constant voltage element and electrostatic capacitance. CONSTITUTION:The constant current value of a load FET2 of a Schottky diode SDCL is set twice as great as that of a load FET3 and the maximum constant current value of a driving FET1 is set greater than that of the load FET2. Consequently, the mean values of currents supplied to respective terminals are so set that a current flowing to a power source terminal 7 flows to power source terminals 8 and 9 while divided halves. For this purpose, the constant voltage element is connected between the terminals 8 and 9 to make the potential at the terminal 8 higher. Then, the electrostatic capacitance 22 is connected in parallel to absorb variation in transient current due to the logical operation of the FFs, and consequently the potential at the terminal 8 is held constant against fluctuation, short-circuiting for AC the terminals 8 and 9 to each other.
摘要翻译：目的：通过从单个电源提供第一个电位并通过恒定电压元件和静电电容的并联电路产生第二个电位来统一单个电源。构成：肖特基二极管SDCL的负载FET2的恒定电流值设定为负载FET3的两倍，驱动FET1的最大恒定电流值设定为大于负载FET2的恒定电流值。因此，提供给各个端子的电流的平均值被设置成使得流到电源端子7的电流流到电源端子8和9，同时分成两半。为此，恒压元件连接在端子8和9之间，以使端子8处的电位更高。然后，静电电容22并联连接，由于FF的逻辑运算而吸收瞬态电流的变化，因此端子8的电位保持恒定，波动不均，端子8,9的AC短路到彼此。

18. 发明专利

JPS57121315A Flip-flop circuit 失效
标题翻译： FLIP-FLOP电路
公开(公告)号：JPS57121315A
公开(公告)日：1982-07-28
申请号：JP667181
申请日：1981-01-20
申请人： Toshiba Corp
发明人： MATSUDA HITOSHI
IPC分类号： H03K3/356
CPC分类号： H03K3/356017
摘要： PURPOSE:To reduce the current consumption, by providing four pairs of driving FETs and state holding FETs, which are connected in parallel, in the flip-flop circuit constituted with MOSFETs of the same channel type. CONSTITUTION:Gates of driving FETs T3 and T6 are connected to a set input terminal S, and gates of driving FETs T1 and T8 are connected to a reset input terminal R. Gates of state holding FETs T4 and T5 are connected to an output terminal Q, and gates of state holding FETs T2 and T7 are connected to an output terminal Q'. When the input terminal S is 1 and the input terminal R is 0, FETs T3 and T6 are turned on, and FETs T4 and T8 are turned off, and output terminals Q and Q' become 1 and 0 respectively. When the input terminal S is 0, FETs T3 and T6 are turned off; however, the FET T4 holds the turn-on state, and output terminals Q and Q' are held in 1 and 0 respectively.
摘要翻译：目的：为了降低电流消耗，通过在相同通道类型的MOSFET构成的触发电路中提供四对并联的驱动FET和状态保持FET。构成：驱动FET T3和T6的栅极连接到设定输入端子S，驱动FET T1和T8的栅极连接到复位输入端子R.状态保持FET T4和T5的栅极连接到输出端子Q ，并且状态保持FET T2和T7的栅极连接到输出端子Q'。当输入端子S为1且输入端子R为0时，FET33和T6导通，FET T4和T8截止，输出端子Q和Q'分别为1和0。当输入端S为0时，FET33和T6截止; 然而，FET T4保持导通状态，并且输出端子Q和Q'分别保持在1和0中。

19. 发明专利

JP2018061245A 半導体装置及び電子機器审中-公开
公开(公告)号：JP2018061245A
公开(公告)日：2018-04-12
申请号：JP2017184669
申请日：2017-09-26
申请人：株式会社半導体エネルギー研究所
发明人：山本朗央
IPC分类号： H01L29/786 , H01L27/088 , H01L21/8238 , H01L27/092 , H05B33/14 , H01L51/50 , H03K19/0185
CPC分类号： H03K3/356017 , G09G3/20 , G09G3/3233 , G09G3/3611 , G09G2310/0289 , G09G2310/0291 , G11C11/412 , G11C19/28 , H03K3/012 , H03K3/356139 , H03K19/0013 , H03K19/018521
摘要：【課題】安定して動作するレベルシフト回路を提供する。【解決手段】第1乃至第4トランジスタと、バッファ回路とを有するレベルシフト回路を有し、第1トランジスタのソースまたはドレイン(S/D)の一方は、第2トランジスタのS/Dの一方に接続され、第2トランジスタのS/Dの他方は、第3トランジスタのS/Dの一方に接続され、第1トランジスタおよび第4トランジスタのゲートは、第2トランジスタのS/Dの他方および第3トランジスタのS/Dの一方に接続され、第3トランジスタのゲートは、入力信号が入力される配線に接続され、バッファ回路の入力端子は、第4トランジスタのS/Dの一方に接続され、バッファ回路の出力端子は、第2トランジスタのゲートおよび出力信号が出力される配線に接続される半導体装置を提供する。【選択図】図1

20. 发明专利

JP2015188209A レベルシフタ回路审中-公开
标题翻译：水平更换电路
公开(公告)号：JP2015188209A
公开(公告)日：2015-10-29
申请号：JP2015037795
申请日：2015-02-27
申请人：株式会社半導体エネルギー研究所
发明人：上妻宗広
IPC分类号： H03K19/0185
CPC分类号： H03K3/012 , H03K3/356017
摘要：【課題】低電圧で動作可能なレベルシフタの待機時のリーク電流を低減する。【解決手段】出力信号線と低電位電源線との間に、nチャネル型シリコントランジスタと酸化物半導体トランジスタとを直列に有し、酸化物半導体トランジスタのゲート電極を容量結合によって入力信号電圧よりも高い電位に上昇させることで酸化物半導体トランジスタのオン電流を増加させるレベルシフタ回路。【選択図】図1
摘要翻译：要解决的问题：减少能够在低电压下操作的电平移位器的待机期间的泄漏电流。解决方案：电平移位器电路串联地包括n沟道型硅晶体管和氧化物半导体晶体管，输出信号线路和低电位电源线。氧化物半导体晶体管的栅电极通过电容耦合而升高到比输入信号电压更高的电位，从而增加氧化物半导体晶体管的导通电流。

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