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1. 发明专利

JPWO2013099536A1 集積回路有权
标题翻译：集成电路
公开(公告)号：JPWO2013099536A1
公开(公告)日：2015-04-30
申请号：JP2013551554
申请日：2012-12-04
申请人：国立大学法人東北大学
发明人：哲郎遠藤 , 哲郎遠藤 , 隆大澤 , 隆大澤 , 洋紀小池 , 洋紀小池 , 貴弘羽生 , 貴弘羽生 , 大野　英男 , 英男大野
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： G11C13/0038 , G11C11/161 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693 , G11C13/0004 , G11C13/0007 , G11C13/0069 , G11C14/00 , G11C14/0081 , G11C15/046 , G11C19/02 , G11C29/50012 , H03K3/356139 , H03K3/59 , H03K19/18
摘要：従来のSTT−MTJ素子等を用いたラッチ回路を高速に動作させる場合に生じた、消費電力の増大ならびにスイッチング確率の低下がない集積回路を提供するもので、集積回路1は、書き込み信号が入力された後一定の期間τの経過後に書き換えが起こる記憶素子1Bと、回路を構築する基本素子で構成されるデータ保持機能を有する基本回路1Aと、を備えていて、基本回路1Aの情報処理中における第1の動作モードでの動作周波数f1が、τ>λ1/f1(0
摘要翻译：发生使用常规STT-MTJ元件或以高速等，一个提供了一种集成电路减少不增加和功耗的切换概率，集成电路1中，写信号输入操作闩锁电路时存储器元件1B被改写后的时间τ的一定时间后发生时，设置有，具有被配置在数据的基本元素保持功能建立一个电路中的基本电路1A的信息处理的基本电路1A 在，τ>λ1/ f1上的第一操作模式操作频率f1;并且满足（0 <λ1＆NLE 1）的关系。

2. 发明专利

JP5454582B2 Potential correction method in the latch circuit, and a latch circuit 有权
公开(公告)号：JP5454582B2
公开(公告)日：2014-03-26
申请号：JP2011530847
申请日：2010-09-08
申请人：日本電気株式会社
发明人：晃一山口 , 英之長谷川
IPC分类号： H03K3/356
CPC分类号： H03K3/356139 , H04L25/0274 , H04L25/0282

3. 发明专利

JP2011066941A Semiconductor integrated circuit 审中-公开
标题翻译：半导体集成电路
公开(公告)号：JP2011066941A
公开(公告)日：2011-03-31
申请号：JP2010281370
申请日：2010-12-17
申请人： Panasonic Corp , パナソニック株式会社
发明人： SUMIDA MASAYA
IPC分类号： H03K19/096 , H03K3/356 , H03K19/0175
CPC分类号： H03K3/356139
摘要： PROBLEM TO BE SOLVED: To make a dynamic flip-flop circuit with a data selection function operate normally while ensuring a satisfactory high-speed operation even when none of multiple data is selected.
SOLUTION: When data D0 having an H value are selected using a selection signal S0, for example, a first node N1 is L and a second node N2 of a second dynamic circuit 1B is H, so that an output signal Q has an H level. In this case, when none of multiple data D0-D2 is selected using a selection signal S0-S2, the first node N1 is H, so that the electric charge of the second node N2 is discharged and the output signal Q erroneously has an L level. However, in this case, an output node N3 is H and a fourth node N4 is L, so that an n-type transistor Tr6 of the second dynamic circuit 1B is turned off, thereby preventing the second node N2 from discharging.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：即使当没有选择多个数据时，使具有数据选择功能的动态触发器电路也能正常工作，同时确保令人满意的高速操作。解决方案：例如，当使用选择信号S0选择具有H值的数据D0时，第一节点N1为L，第二动态电路1B的第二节点N2为H，使得输出信号Q具有一个H级。在这种情况下，当使用选择信号S0-S2不选择多个数据D0-D2时，第一节点N1为H，使得第二节点N2的电荷被放电，并且输出信号Q错误地具有L 水平。然而，在这种情况下，输出节点N3为H，第四节点N4为L，第二动态电路1B的n型晶体管Tr6截止，从而防止第二节点N2放电。版权所有（C）2011，JPO＆INPIT

4. 发明专利

JP2011015389A Sampling circuit 审中-公开
标题翻译：采样电路
公开(公告)号：JP2011015389A
公开(公告)日：2011-01-20
申请号：JP2010106531
申请日：2010-05-06
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： LEE JI-WANG , KIM YONG-JU , HAN SUNG-WOO , SONG HEE-WOONG , OH IC-SU , KIM HYUNG-SOO , HWANG TAE-JIN , CHOI HAE-RANG , JANG JAE-MIN , PARK CHANG-KUN
IPC分类号： H03K17/00 , G11C11/4093 , H04L7/00
CPC分类号： H03K3/356139 , G06F5/06 , H03K3/0375
摘要： PROBLEM TO BE SOLVED: To provide a sampling circuit of a semiconductor device which allows a sampling operation to be carried out after increasing the pulse width of an input digital signal.SOLUTION: The sampling circuit includes: a first sampling part configured to receive a data signal and sample the data signal based on a clock signal; a second sampling part configured to receive a signal obtained by delaying the data signal by a predetermined time and sample the delayed data signal based on the clock signal; and an output part configured to combine the output signal of the first sampling part with that of the second sampling part and output a sampling data signal.
摘要翻译：要解决的问题：提供一种半导体器件的采样电路，其允许在增加输入数字信号的脉冲宽度之后执行采样操作。解决方案：采样电路包括：第一采样部分，被配置为接收数据基于时钟信号对数据信号进行信号采样; 第二采样部件，被配置为接收通过将数据信号延迟预定时间而获得的信号，并且基于时钟信号对延迟的数据信号进行采样; 以及输出部，被配置为将第一采样部分的输出信号与第二采样部分的输出信号组合，并输出采样数据信号。

5. 发明专利

JP2009225169A Flip-flop circuit 审中-公开
标题翻译： FLIP-FLOP电路
公开(公告)号：JP2009225169A
公开(公告)日：2009-10-01
申请号：JP2008068168
申请日：2008-03-17
申请人： Sanyo Electric Co Ltd , 三洋電機株式会社
发明人： SEKINE SATORU , FURUICHI SHINJI
IPC分类号： H03K3/356 , H03K19/0185
CPC分类号： H03K3/356139 , H03K3/012
摘要： PROBLEM TO BE SOLVED: To solve a problem that the size of a transistor should be enlarged or the delay of working speed should be accepted if the gate capacitance of the transistor is charged or discharged by using a low amplitude clock.
SOLUTION: This flip-flop circuit 100 is operated by a first clock signal CLK having an amplitude lower than the amplitude of input data D. A pair of transistors 12 receive the input data D and its inverted input data *D to latch the input data D. An activation circuit 20 activates the pair of transistors 12 in conductive state. A control circuit 30 receives the first clock signal CLK and sets the conductive state of the activating circuit 20 for a predetermined period of time from the timing of its edge. The control circuit 30 increases the amplitude of the first clock signal CLK to set the activating circuit 20 in the conductive state ny using a second clock signal CLKb whose amplitude is increased.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：为了解决如果通过使用低振幅时钟来对晶体管的栅极电容进行充电或放电，则应该增大晶体管的尺寸或者应该接受工作速度的延迟的问题。解决方案：该触发器电路100由具有低于输入数据D的振幅的幅度的第一时钟信号CLK操作。一对晶体管12接收输入数据D及其反相输入数据* D以锁存输入数据D.激活电路20以导通状态激活一对晶体管12。控制电路30从其边缘的定时接收第一时钟信号CLK并将激活电路20的导通状态设定预定时间段。控制电路30增加第一时钟信号CLK的幅度，以使振幅增大的第二时钟信号CLKb将激活电路20设置在导通状态ny。版权所有（C）2010，JPO＆INPIT

6. 发明专利

JP2009527166A Latch element 有权
公开(公告)号：JP2009527166A
公开(公告)日：2009-07-23
申请号：JP2008554716
申请日：2007-01-18
申请人：サイコンセミコンダクターアクティエボラーグ
发明人：スンドブラッド，ロルフ
IPC分类号： H03K3/356 , H03K3/037
CPC分类号： H03K3/356139
摘要：【課題】同相モード変化に対する影響の受けやすさを低減したラッチ素子を実現する。
【解決手段】第１の分岐（４ａ）中の第１の入力素子（１０ａ）と第２の分岐（４ｂ）中の第２の入力素子（１０ｂ）とを備えるラッチ素子（１）である。ラッチ素子は、第１の入力素子（１０ａ）が生成する電流の第１の推定値を生成する第１の推定ユニット（４０ａ）と、第２の入力素子（１０ｂ）が生成する電流の第２の推定値を生成する第２の推定ユニット（４０ｂ）とを備える。ラッチ素子はさらに、第１および第２の推定ユニット（４０ａ、４０ｂ）に機能的に接続した制御電圧ユニット（５０）を備える。制御電圧ユニットは、第１の推定値および第２の推定値の合計に基づいて制御電圧を生成する。さらに、ラッチ素子（１）は、少なくとも制御電圧に基づいて電流を生成する第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）を備える。第１の電圧制御電流ユニット（３０ａ）は第１の分岐（４ａ）に機能的に接続する。第２の電圧制御電流ユニット（３０ｂ）は第２の分岐（４ｂ）に機能的に接続する。ラッチ素子（１）の同相モード変化を補償するための方法も開示される。
【選択図】図１

7. 发明专利

JP4263818B2 Semiconductor integrated circuit 有权
公开(公告)号：JP4263818B2
公开(公告)日：2009-05-13
申请号：JP26632499
申请日：1999-09-20
申请人：富士通マイクロエレクトロニクス株式会社
发明人：浩由富田 , 直治篠▲崎▼
IPC分类号： G11C11/409 , G11C11/4093 , G11C8/06 , G11C11/401 , G11C11/407 , G11C11/4076 , G11C11/408 , H03K3/012 , H03K3/356 , H03K5/13 , H03K5/1534 , H03K17/00 , H03K19/0175
CPC分类号： G11C7/109 , G11C8/06 , H03K3/012 , H03K3/356121 , H03K3/356139 , H03K5/133 , H03K5/1534

8. 发明专利

JP2008153983A Latch circuit and deserializer circuit 有权
标题翻译：绞线电路和电解电路
公开(公告)号：JP2008153983A
公开(公告)日：2008-07-03
申请号：JP2006340300
申请日：2006-12-18
申请人： Fujitsu Ltd , 富士通株式会社
发明人： CHO SHISEI
IPC分类号： H03K3/356 , H03K3/0233 , H03K17/00
CPC分类号： H03K3/356139 , H03M9/00
摘要： PROBLEM TO BE SOLVED: To increase the maximum operating frequency of a latch, and to decrease power consumption. SOLUTION: The latch has: a precharge section 110; a storage logic section 120; an input amplification section 130; and a clock synchronous switch 140. In this case, the storage logic section 120 and the input amplification section 130 are arranged in the same transistor hierarchy, thus forming the entire transistor hierarchy in three hierarchies. A current source 150 is connected to the storage logic section 120 for allowing the current source 150 to control current passing through the storage logic section 120. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提高锁存器的最大工作频率，并降低功耗。解决方案：闩锁具有：预充电部分110; 存储逻辑部分120; 输入放大部130; 和时钟同步开关140.在这种情况下，存储逻辑部分120和输入放大部分130被布置在相同的晶体管层级中，从而在三个层次上形成整个晶体管层级。电流源150连接到存储逻辑部分120，用于允许电流源150控制通过存储逻辑部分120的电流。版权所有：（C）2008，JPO＆INPIT

9. 发明专利

JP2007504734A Static latch 审中-公开
公开(公告)号：JP2007504734A
公开(公告)日：2007-03-01
申请号：JP2006525202
申请日：2004-08-26
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：パウルウィーラヒェ
IPC分类号： H03K3/356 , H03K19/0175
CPC分类号： H03K3/356139
摘要：スタティックラッチ（８０）は、イネーブルの場合には、入力データ（Ｄ）及びその補データ（ＤＮ）を出力端子（１００）及び相補出力端子（９８）に転送され、イネーブルでない場合には、入力データ（Ｄ，ＤＮ）を出力端子（１００，９８）において維持する。入力データ（Ｄ，ＤＮ）は、第２及び第３のトランジスタ（８６，８８）をゲートし、イネーブル信号（Ｇ）は、第１のトランジスタ（９０）をゲートし、この結果、ラッチ（８０）がイネーブルである場合に、第１及び第２のトランジスタ（９８，８６）並びに第１及び第３のトランジスタ（９０，８８）が入力データ（Ｄ）及びその補データ（ＤＮ）を指定された出力端子（１００，９８）に転送し、ラッチ（８０）がディスエーブルである場合に、前記入力端子（９２，９４）を切断し、現在の出力値（Ｑ，ＱＮ）を維持する。

10. 发明专利

JP2006287906A Data latch circuit of semiconductor device 有权
标题翻译：半导体器件的数据锁存电路
公开(公告)号：JP2006287906A
公开(公告)日：2006-10-19
申请号：JP2005380641
申请日：2005-12-29
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： KANG HEE BOK , AHN JIN HONG
IPC分类号： H03K3/356 , H03K3/0233
CPC分类号： H03K3/0375 , H03K3/356139
摘要： PROBLEM TO BE SOLVED: To provide a data latch circuit capable of latching a data signal in synchronization with a clock signal, without generating an unwanted charging/discharging current, even if data signal inputting does not meet a setup timing and a hold timing of the clock signal. SOLUTION: The data latch circuit is provided which outputs a first clock signal by delaying a clock signal in the same timing as a hold timing of a data signal and an inverse first clock signal as a second clock signal, includes a data input control unit for outputting a first data transition detection signal in response to the first clock signal and a first transition timing of the data signal and outputting a second data transition detection signal in response to the second clock signal and a second transition timing of the data signal, starts latching the data signal in response to the first data transition detection signal and finishes the latching of the data signal in response to the second data transition detection signal. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：即使数据信号输入不符合设置定时和保持，也可以提供能够与时钟信号同步地锁存数据信号而不产生不想要的充电/放电电流的数据锁存电路时钟信号的定时。解决方案：提供数据锁存电路，其通过在与数据信号的保持定时相同的定时和作为第二时钟信号的反向第一时钟信号的相同定时延迟时钟信号来输出第一时钟信号，包括数据输入控制单元，用于响应于第一时钟信号和数据信号的第一转换定时输出第一数据转换检测信号，并响应于第二时钟信号和数据信号的第二转换定时输出第二数据转换检测信号响应于第一数据转换检测信号开始锁存数据信号，并响应于第二数据转换检测信号完成数据信号的锁存。版权所有（C）2007，JPO＆INPIT

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