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1. 发明公开

EP2550593A2 LOOK UP TABLE STRUCTURE SUPPORTING QUATERNARY ADDERS 有权
标题翻译：图表结构，以支持季法器
公开(公告)号：EP2550593A2
公开(公告)日：2013-01-30
申请号：EP11760069.2
申请日：2011-03-22
申请人： Altera Corporation
发明人： LANGHAMMER, Martin
IPC分类号： G06F7/50 , H03K19/173 , H03K19/21
CPC分类号： G06F17/10 , G06F7/5057 , G06F7/506 , G06F7/509
摘要： A lookup table structure having multiple lookup tables is configured to include a quaternary adder. In particular examples, an adaptive logic module (ALM) including a fracturable lookup table (LUT) is configured to include a quaternary (4-1) adder. In some examples, only an XOR gate, an AND gate, two single bit 2-1 multiplexers, and minor connectivity changes to a LUT structure supporting a ternary (3-1) adder are needed to support 4-1 adders. Binary (2-1) and ternary adders are still supported using the original signal flows, as the ternary adder feature can be easily multiplexed out.

2. 发明公开

EP1837754A3 Processing method and computer system for summation of floating point data 审中-公开
标题翻译：对于浮点数据求和处理方法和计算机系统
公开(公告)号：EP1837754A3
公开(公告)日：2008-10-01
申请号：EP06253422.7
申请日：2006-06-29
申请人： Fujitsu Ltd.
发明人： Inagaki, Junichi , Koyabu, Masao , Ishihata, Hiroaki
IPC分类号： G06F7/485 , G06F7/509 , G06F7/499
CPC分类号： G06F7/485 , G06F7/49942 , G06F7/509
摘要： A computer system for executing summation processing regardless of a computing sequence in a system for computing a sum of floating point data of a plurality of nodes. Each node (NODE 0 ~ 3) sends floating point data to a reduction mechanism (22), and the reduction mechanism computes the sums only for a group of which exponent sections have a highest value and a group of which exponent sections have a second highest value, and adds two sums together.
By this, the consistency of the computation result can be guaranteed regardless of the order in which the values are computed.

3. 发明公开

EP1475697A1 Arithmetic circuit 失效
标题翻译： Arithmetischer Schaltkreis
公开(公告)号：EP1475697A1
公开(公告)日：2004-11-10
申请号：EP04017604.2
申请日：1997-02-05
申请人： FUJITSU LIMITED
发明人： Goto, Gensuke
IPC分类号： G06F7/50 , G06F7/52 , H03K19/21
CPC分类号： G06F7/5318 , G06F7/509 , G06F7/5338 , H03K19/215
摘要： A multiplier circuit has an encoder (205; 12) and a partial product bit generating circuit (14). The encoder (205; 12) receives a multiplier bit signal (bj) and is used to output a plurality of encode signals. The partial product bit generating circuit (14) receives the encoded signals along with a multiplicand bit signal (ai, /ai) from each digit place and is used to generate a partial product bit for each digit place. The partial product bit generating circuit (14) has a first selection circuit (201, 203) which is used to select a logically true signal from among the encode signals in accordance with a value of the multiplicand bit signal. Therefore, the circuit can be reduced in size by reducing the number of necessary elements without sacrificing its high speed capability.
摘要翻译：乘法器电路具有编码器（205; 12）和部分乘积位产生电路（14）。编码器（205; 12）接收乘法器位信号（bj）并用于输出多个编码信号。部分积位产生电路（14）从每个数字位置接收编码信号以及被乘数位信号（ai，/ ai），并用于为每个数字位置产生部分乘积位。部分乘积位产生电路（14）具有第一选择电路（201,203），其用于根据被乘数位信号的值从编码信号中选择逻辑真实信号。因此，可以通过减少必要元件的数量而不牺牲其高速能力来减小电路的尺寸。

4. 发明授权

EP0741354B1 Multi-operand adder using parallel counters 失效
标题翻译：使用多操作数加法器，并行计数器
公开(公告)号：EP0741354B1
公开(公告)日：2004-07-28
申请号：EP96302538.2
申请日：1996-04-11
申请人： CANON KABUSHIKI KAISHA
发明人： Ichikawa, Takeshi, c/o Canon K.K.
IPC分类号： G06F7/60 , G06F7/50 , G06F7/52 , H03K19/23
CPC分类号： G06F7/5318 , G06F7/509 , G06F7/607 , G06F2207/3836 , G06F2207/4816 , G06F2207/4822 , H03K19/23

5. 发明公开

EP1335277A1 Opérateur saturant à haute efficacité 有权
标题翻译： Effizientesättigende操作
公开(公告)号：EP1335277A1
公开(公告)日：2003-08-13
申请号：EP03354010.5
申请日：2003-02-06
申请人： STMicroelectronics S.A.
发明人： Dupont de Dinechin, Benoît
IPC分类号： G06F7/50
CPC分类号： G06F7/509 , G06F7/49921 , G06F7/5443
摘要： L'invention concerne un procédé pour déterminer, à l'aide d'un circuit, un résultat s k+2 d'une opération de type dans lequel s k , a k , et a k+1 sont des opérandes signés fractionnaires, et le symbole représente une opération d'addition saturante, comprenant :

une étape de calcul de trois sommes représentatives d'une valeur possible du résultat, et
une étape de sélection d'une desdites trois sommes en fonction de dépassements intervenus dans le calcul des sommes.

Au moins une étape du procédé utilise la partie positive et la partie négative d'au moins un des opérandes.
摘要翻译：该过程提供了在移动电话电路内的数字信号的处理。该过程评估编码算法中使用的分数有符号操作数的结果。这是使用比以前更少的内存和功耗实现的。计算过程使得能够确定由语句sk + 2 =（sk + ak）+ ak + 1定义的合成操作数（sk + 2）。在这个语句中，sk，ak和ak + 1是有符号的分数操作数，符号（+）表示一个饱和的加法运算符。该过程包括计算表示所得结果的可能值的三个和的第一阶段，以及作为在和计算中出现的重叠的函数的三个和中的一个的第二阶段。该过程的至少一个阶段使用至少一个操作数的正和负部分。如果操作数是正数，则操作数的正部分被定义为等于操作数，而在相反的情况下为空。如果操作数为负数，则操作数的负部分被定义为等于操作数，否则为空。

6. 发明公开

EP1031073A2 A METHOD AND APPARATUS FOR MULTI-FUNCTION ARITHMETIC 有权
标题翻译：的方法和装置具有多个运算功能
公开(公告)号：EP1031073A2
公开(公告)日：2000-08-30
申请号：EP98953872.3
申请日：1998-10-22
申请人： ADVANCED MICRO DEVICES INC.
发明人： OBERMAN, Stuart, F. , JUFFA, Norbert , SIU, Ming , WEBER, Frederick, D. , CHERUKURI, Ravi, Krishna
IPC分类号： G06F7/00
CPC分类号： G06F7/53 , G06F7/4991 , G06F7/49936 , G06F7/49963 , G06F7/49994 , G06F7/509 , G06F7/5338 , G06F7/5443 , G06F9/30014 , G06F9/30021 , G06F9/30036 , G06F9/3017 , G06F9/3804 , G06F9/3885 , G06F17/16 , G06F2207/3828 , H03M7/24
摘要： A multiplier capable of performing signed and unsigned scalar and vector multiplication is disclosed. When a vector multiplication is performed, the multiplier may be configured to generate and select partial products so as to effectively isolate the multiplication process for each pair of vector components. The multiplier may also be configured to sum the products of the vector components to form the vector dot product. The final product may be output in segments so as to require fewer bus lines. The segments may be rounded by adding a rounding constant. Rounding and normalization may be performed in two paths, one assuming an overflow will occur, the other assuming no overflow will occur. The multiplier may also be configured to perform iterative calculations to evalutate constant powers of an operand. Intermediate products that are formed may be rounded and normalized in two paths and then compressed and stored for use in the next iteration. An adjustment constant may also be added to increase the frequency of exactly rounded results.

7. 发明授权

EP0450751B1 High speed digital divider 失效
标题翻译：快速数字分频器
公开(公告)号：EP0450751B1
公开(公告)日：1998-12-16
申请号：EP91301347.0
申请日：1991-02-20
申请人： ADVANCED MICRO DEVICES, INC.
发明人： Shah, Salim A. , Lynch, Thomas W.
IPC分类号： G06F7/50 , G06F7/52
CPC分类号： G06F7/509 , G06F7/535 , G06F7/5375

8. 发明公开

EP0260515A3 Digital multiplier architecture with triple array summation of partial products 失效
标题翻译：数字多用途建筑与三位一体的产品组合
公开(公告)号：EP0260515A3
公开(公告)日：1990-09-26
申请号：EP87112663.7
申请日：1987-08-31
申请人： INTERSIL, INC. (a Delaware corp.)
发明人： Wei, James Yuan , Hedayati, Khosrow
IPC分类号： G06F7/52 , G06F7/50
CPC分类号： G06F7/533 , G06F7/509
摘要： The invention performs the multiplication and/or accumulation of digital numbers in either two's complement or unsigned magnitude representation. A modified Booth algorithm minimizes the number of partial products generated. Two adder arrays sum the partial products in parallel to generate intermediate values which are then summed by a third adder array. The partial products are divided between the two adder arrays in a manner which optimizes the speed of the circuit.

9. 发明公开

EP0188458A1 THE MULTI INPUT FAST ADDER 失效
标题翻译：多输入更快加法器。
公开(公告)号：EP0188458A1
公开(公告)日：1986-07-30
申请号：EP85903064.0
申请日：1985-07-01
申请人： KUMARASENA, Arya, Keerthi
发明人： KUMARASENA, Arya, Keerthi
IPC分类号： G06F7
CPC分类号： G06F7/509
摘要： Unité logique arithmétique à entrées multiples décomposant les signaux d'entrée en plusieurs étages de traitement par bits, suivis par le décalage des signaux de sortie selon la puissance des bits. Ce procédé peut être répeté ou combiné en série, combiné avec des étages de pré-analyse de report ou utilisé pour produire des unités modulaires en introduisant des reports dans les deux sens (IN et OUT). L'unité peut également être intégrée de manière à traiter les nombres négatifs, à produire des fonctions logiques, des multiplicateurs, des diviseurs, des fonctions mathématiques, des unités de commande, etc.

10. 发明公开

EP0113391A3 Digital multiplier and method for adding partial products in a digital multiplier 失效
标题翻译：数字乘法器和数字乘法器中增加部分产品的方法
公开(公告)号：EP0113391A3
公开(公告)日：1986-05-28
申请号：EP83108367
申请日：1983-08-25
申请人： International Business Machines Corporation
发明人： Mercy, Brian Raymond
IPC分类号： G06F07/52
CPC分类号： G06F7/5318 , G06F7/509 , G06F2207/3876
摘要： A complement carry technique and a staged skipping technique are employed for multipliers using four or more stages of carry save adders (A1....A7), to allow slower bits (S41) to skip past a stage while faster bits (C40) must go through that stage, thereby speeding up the multiplier's overall speed of operation. The complement carry technique minimizes hardware by allowing sums and carries to be generated by the carry save adders (A1....A7) in either a true or a complement form. The skip technique takes advantage of the fact that the generation of a carry bit is faster than the generation of a sum bit. In the case of a four stage carry save adder designed for a multiplier, the skip technique reduces the number of circuit delays from the existing eight to the improved seven, without the addition of any hardware. Thus, the technique can result in a speed improvement for a multiplier.

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