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    • 52. 发明授权
      US06339228B1 DRAM cell buried strap leakage measurement structure and method 失效
    • DRAM cell buried strap leakage measurement structure and method
    • DRAM单元埋地带泄漏测量结构及方法
    • US06339228B1
    • 2002-01-15
    • US09428598
    • 1999-10-27
    • Sundar K. Iyer , Satya Chakravarti , Subramanian S. Iyer
    • Sundar K. Iyer , Satya Chakravarti , Subramanian S. Iyer
    • H01L2358
    • H01L27/10867 , G11C29/50 , H01L22/34
    • A test structure and method for determining DRAM cell leakage. The cell leakage test structure includes a pair of buried strap test structures. Each buried strap test structure includes multiple trench capacitors formed in a silicon body. Each trench capacitor is connected to a trench sidewall diffusion by at least one buried strap. An n-well ring surrounds each buried strap test structure and divides the buried strap test structure into two separate array p-wells, one being a contact area and the other a leakage test area. The contact area includes contacts to the trench capacitor plates for the corresponding buried strap test structure. In one buried strap test structure, a layer of polysilicon, essentially covers the trench capacitors in the leakage test area to block source/drain region formation there. The other of the two buried strap test structures includes polysilicon lines simulating wordlines with source and drain regions form on either side. A buried n-band contacts the n-well rings, essentially forming an isolation tub around each array well. Cell leakage is measured by measuring leakage current in each buried strap test structure, individually, and then extracting individual leakage components from the measured result.
    • 用于确定DRAM单元泄漏的测试结构和方法。 电池泄漏测试结构包括一对掩埋带测试结构。 每个掩埋带测试结构包括形成在硅体中的多个沟槽电容器。 每个沟槽电容器通过至少一个掩埋带连接到沟槽侧壁扩散。 一个n阱环围绕每个掩埋带测试结构，并将掩埋带测试结构划分成两个单独的阵列p阱，一个是接触区域，另一个是泄漏测试区域。 接触区域包括与沟槽电容器板的接触，用于相应的掩埋带测试结构。 在一个掩埋带测试结构中，一层多晶硅，基本上覆盖了泄漏测试区域中的沟槽电容器，以阻止其中的源极/漏极区域形成。 两个掩埋带测试结构中的另一个包括模拟字线的多晶硅线，源极和漏极区域形成在两边。 埋置的n波段接触n阱环，基本上在每个阵列周围形成隔离盆。 通过单独测量每个掩埋带测试结构中的泄漏电流，然后从测量结果中提取单个泄漏分量来测量电池泄漏。
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    • 53. 发明授权
      US5310451A Method of forming an ultra-uniform silicon-on-insulator layer 失效
    • Method of forming an ultra-uniform silicon-on-insulator layer
    • 形成超均匀绝缘体上硅层的方法
    • US5310451A
    • 1994-05-10
    • US108272
    • 1993-08-19
    • Manu J. Tejwani , Subramanian S. Iyer
    • Manu J. Tejwani , Subramanian S. Iyer
    • H01L21/762 , H01L21/306
    • H01L21/76251 , Y10S148/012 , Y10S438/977
    • A method of forming a thin semiconductor layer having ultra-high thickness uniformity and upon which semiconductor structures can subsequently be formed is disclosed. The method comprises providing a primary substrate having a prescribed total thickness variation (TTV). A stack is formed upon the primary substrate for compressing thickness variation to be transferred into the thin semiconductor layer. An epitaxial silicon layer of a desired SOI thickness is formed upon the stack. The epitaxial silicon layer is then bonded to a mechanical substrate to form a bonded substrate pair, the mechanical substrate having a prescribed TTV and the bonded substrate pair having a combined TTV equal to the sum of the TTVs of the primary and mechanical substrates, respectively. The primary substrate is subsequently removed, wherein the combined TTV of the bonded substrate pair is transferred and compressed into the stack by a first compression amount. The stack is thereafter removed, wherein the combined TTV of the bonded substrate pair is further transferred and compressed a second compression amount into said epitaxial silicon layer, whereby said epitaxial silicon layer remains on said mechanical substrate to form the semiconductor layer of ultra-high thickness uniformity, the thickness uniformity being a controlled function of the first and second compression amounts.
    • 公开了一种形成具有超高厚度均匀性的薄半导体层并随后可以形成半导体结构的方法。 该方法包括提供具有规定的总厚度变化（TTV）的初级衬底。 堆叠形成在主基板上，用于压缩厚度变化以被转移到薄半导体层中。 在叠层上形成期望的SOI厚度的外延硅层。 然后将外延硅层接合到机械衬底以形成键合衬底对，机械衬底具有规定的TTV，并且键合衬底对具有分别等于初级和机械衬底的TTV的总和的组合TTV。 随后去除主衬底，其中键合衬底对的组合TTV被传送并以第一压缩量压缩到堆叠中。 之后去除堆叠，其中键合衬底对的组合TTV被进一步转印并且以第二压缩量压缩到所述外延硅层中，由此所述外延硅层保留在所述机械衬底上以形成超高厚度的半导体层 均匀性，厚度均匀性是第一和第二压缩量的受控函数。
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    • 54. 发明授权
      US08350269B2 Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer 有权
    • Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer
    • 绝缘体上半导体（SOI）结构和使用体半导体起始晶片形成SOI结构的方法
    • US08350269B2
    • 2013-01-08
    • US13455174
    • 2012-04-25
    • Subramanian S. Iyer , Edward J. Nowak
    • Subramanian S. Iyer , Edward J. Nowak
    • H01L29/04 , H01L29/66 , H01L27/12 , H01L27/088
    • H01L21/76248 , H01L21/02381 , H01L21/02639 , H01L21/02647 , H01L21/845 , H01L27/0886
    • Disclosed is a method of forming a semiconductor-on-insulator (SOI) structure on bulk semiconductor starting wafer. Parallel semiconductor bodies are formed at the top surface of the wafer. An insulator layer is deposited and recessed. Exposed upper portions of the semiconductor bodies are used as seed material for growing epitaxial layers of semiconductor material laterally over the insulator layer, thereby creating a semiconductor layer. This semiconductor layer can be used to form one or more SOI devices (e.g., single-fin or multi-fin MUGFET, multiple series-connected single-fin, multi-fin MUGFETs). However, placement of SOI device components in and/or on portions of the semiconductor layer should be predetermined to avoid locations which might impact device performance (e.g., placement of any FET gate on a semiconductor fin formed from the semiconductor layer can be predetermined to avoid interfaces between joined epitaxial semiconductor material sections). Also disclosed is a SOI structure formed using the above-described method.
    • 公开了一种在体半导体起始晶片上形成绝缘体上半导体（SOI）结构的方法。 在晶片的顶表面上形成平行的半导体本体。 绝缘体层被沉积并凹进。 将半导体本体的暴露的上部用作种子材料，用于在绝缘体层上横向生长半导体材料的外延层，从而形成半导体层。 该半导体层可以用于形成一个或多个SOI器件（例如，单翅片或多翅片MUGFET，多个串联连接的单翅片，多翅片MUGFET）。 然而，SOI器件部件在半导体层的部分和/或部分上的放置应该是预先确定的，以避免可能影响器件性能的位置（例如，可以预先规定半导体层形成的半导体鳍片上的任何FET栅极的放置，以避免 连接的外延半导体材料部分之间的界面）。 还公开了使用上述方法形成的SOI结构。
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    • 56. 发明申请
      US20120205742A1 SEMICONDUCTOR-ON-INSULATOR (SOI) STRUCTURE AND METHOD OF FORMING THE SOI STRUCTURE USING A BULK SEMICONDUCTOR STARTING WAFER 有权
    • SEMICONDUCTOR-ON-INSULATOR (SOI) STRUCTURE AND METHOD OF FORMING THE SOI STRUCTURE USING A BULK SEMICONDUCTOR STARTING WAFER
    • 半导体绝缘体（SOI）结构和使用半导体开关晶体管形成SOI结构的方法
    • US20120205742A1
    • 2012-08-16
    • US13455174
    • 2012-04-25
    • Subramanian S. Iyer , Edward J. Nowak
    • Subramanian S. Iyer , Edward J. Nowak
    • H01L27/12
    • H01L21/76248 , H01L21/02381 , H01L21/02639 , H01L21/02647 , H01L21/845 , H01L27/0886
    • Disclosed is a method of forming a semiconductor-on-insulator (SOI) structure on bulk semiconductor starting wafer. Parallel semiconductor bodies are formed at the top surface of the wafer. An insulator layer is deposited and recessed. Exposed upper portions of the semiconductor bodies are used as seed material for growing epitaxial layers of semiconductor material laterally over the insulator layer, thereby creating a semiconductor layer. This semiconductor layer can be used to form one or more SOI devices (e.g., single-fin or multi-fin MUGFET, multiple series-connected single-fin, multi-fin MUGFETs). However, placement of SOI device components in and/or on portions of the semiconductor layer should be predetermined to avoid locations which might impact device performance (e.g., placement of any FET gate on a semiconductor fin formed from the semiconductor layer can be predetermined to avoid interfaces between joined epitaxial semiconductor material sections). Also disclosed is a SOI structure formed using the above-described method.
    • 公开了一种在体半导体起始晶片上形成绝缘体上半导体（SOI）结构的方法。 在晶片的顶表面上形成平行的半导体本体。 绝缘体层被沉积并凹进。 将半导体本体的暴露的上部用作种子材料，用于在绝缘体层上横向生长半导体材料的外延层，从而形成半导体层。 该半导体层可以用于形成一个或多个SOI器件（例如，单翅片或多翅片MUGFET，多个串联连接的单翅片，多翅片MUGFET）。 然而，SOI器件部件在半导体层的部分和/或部分上的放置应该是预先确定的，以避免可能影响器件性能的位置（例如，可以预先规定半导体层形成的半导体鳍片上的任何FET栅极的放置，以避免 连接的外延半导体材料部分之间的界面）。 还公开了使用上述方法形成的SOI结构。
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    • 57. 发明授权
      US08227304B2 Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer 有权
    • Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer
    • 绝缘体上半导体（SOI）结构和使用体半导体起始晶片形成SOI结构的方法
    • US08227304B2
    • 2012-07-24
    • US12710380
    • 2010-02-23
    • Subramanian S. Iyer , Edward J. Nowak
    • Subramanian S. Iyer , Edward J. Nowak
    • H01L21/84 , H01L21/20 , H01L27/12
    • H01L21/76248 , H01L21/02381 , H01L21/02639 , H01L21/02647 , H01L21/845 , H01L27/0886
    • Disclosed is a method of forming a semiconductor-on-insulator (SOI) structure on a bulk semiconductor starting wafer. Parallel semiconductor bodies are formed at the top surface of the wafer. An insulator layer is deposited and recessed. Exposed upper portions of the semiconductor bodies are used as seed material for growing epitaxial layers of semiconductor material laterally over the insulator layer, thereby creating a semiconductor layer. This semiconductor layer can be used to form one or more SOI devices (e.g., a single-fin or multi-fin MUGFET or multiple series-connected single-fin or multi-fin MUGFETs). However, placement of SOI device components in and/or on portions of the semiconductor layer should be predetermined to avoid locations which might impact device performance (e.g., placement of any FET gate on a semiconductor fin formed from the semiconductor layer can be predetermined to avoid interfaces between joined epitaxial semiconductor material sections). Also disclosed is a SOI structure formed using the above-described method.
    • 公开了一种在体半导体起始晶片上形成绝缘体上半导体（SOI）结构的方法。 在晶片的顶表面上形成平行的半导体本体。 绝缘体层被沉积并凹进。 将半导体本体的暴露的上部用作种子材料，用于在绝缘体层上横向生长半导体材料的外延层，从而形成半导体层。 该半导体层可用于形成一个或多个SOI器件（例如，单翅片或多翅片MUGFET或多个串联连接的单翅片或多翅片MUGFET）。 然而，SOI器件部件在半导体层的部分和/或部分上的放置应该是预先确定的，以避免可能影响器件性能的位置（例如，可以预先规定半导体层形成的半导体鳍片上的任何FET栅极的放置，以避免 连接的外延半导体材料部分之间的界面）。 还公开了使用上述方法形成的SOI结构。
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