专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2021163136A1 DESIGN OF DYNAMIC RANDOM-ACCESS MEMORY PASS TRANSISTORS WITH STATISTICAL VARIATIONS IN LEAKAGE CURRENTS 审中-公开
公开(公告)号：WO2021163136A1
公开(公告)日：2021-08-19
申请号：PCT/US2021/017385
申请日：2021-02-10
申请人： SYNOPSYS, INC.
发明人： AMOROSO, Salvatore Maria , ASENOV, Plamen A. , LEE, Jaehyun , BROWN, Andrew R. , ALDEGUNDE RODRIGUEZ, Manuel , CHENG, Binjie , PENDER, Andrew John , REID, David T.
IPC分类号： G11C29/04 , G11C11/402 , G11C29/54 , G06F30/367 , G11C11/407 , G11C29/02 , H01L27/108
摘要： The design of Dynamic Random Access Memory (DRAM) pass transistors is provided via generating a first plurality of transistor leakage currents by simulating different dopant configurations in a transistor; generating a second plurality of transistor leakage currents by simulating, for each dopant configuration of the different dopant configurations, a single trap insertion in the transistor; fitting the first and second pluralities of transistor leakage currents with first and second leakage current distributions; combining the first and second leakage current distributions to produce a third leakage current distribution; generating a third plurality of statistically generated leakage currents for a specified trap density for the transistor based on the first leakage current distribution, on the second leakage current distribution and on a specified trap density; and modeling and evaluating a DRAM cell including the transistor based on the third plurality of statistically generated leakage currents.

2. 发明申请

WO2014148372A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014148372A1
公开(公告)日：2014-09-25
申请号：PCT/JP2014/056849
申请日：2014-03-14
申请人：ピーエスフォールクスコエスエイアールエル , 高井康浩
发明人：高井　康浩
IPC分类号： G11C11/4093 , G11C11/407 , H03K19/0175
CPC分类号： H03K19/018528 , G11C7/1084 , G11C11/4091 , G11C11/4093
摘要：【課題】広範囲なリファレンス電位のレベルに対して十分なゲインを得ることが可能な入力レシーバを提供する。【解決手段】リファレンス電位ＶＲＥＦが供給される第１の入力端と、入力信号ＤＱが供給される第２の入力端とを含み、リファレンス電位ＶＲＥＦと入力信号ＤＱの電位差に基づく出力信号を生成する差動回路１１０と、差動回路１１０に動作電流を供給する電流供給回路１２０とを備える。動作電流は第１及び第２の動作電流の和を含む。電流供給回路１１０は、リファレンス電位ＶＲＥＦのレベルに応じて第１の動作電流を変化させるコモンモードフィードバック回路ＣＭＦＢと、リファレンス電位ＶＲＥＦのレベルに関わらず第２の動作電流を一定量供給するアシスト回路ＴＡとを含む。これにより、広範囲なリファレンス電位ＶＲＥＦのレベルに対して十分なゲインを得ることが可能となる。
摘要翻译： [问题]提供一种输入接收机，使得可以相对于宽的参考电位电平获得足够的增益。 [解决方案]本发明提供有差分电路（110）和电流供给电路（120）。差分电路（110）包括馈送参考电位VREF的第一输入端子和馈送输入信号DQ的第二输入端子，差分电路（110）根据电位差产生输出信号在参考电位VREF和输入信号DQ之间。电流供应电路（120）将致动电流馈送到差分电路（110）。启动电流包括第一和第二驱动电流的总和。电流供给电路（120）包括共模反馈电路（CMFB）和辅助电路（TA）。共模反馈电路（CMFB）根据参考电位VREF的电平改变第一启动电流。无论参考电位VREF的电平如何，辅助电路（TA）馈送固定量的第二启动电流。因此，可以相对于宽的参考电位VREF电平获得足够的增益。

3. 发明申请

WO2012029637A1 SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF 审中-公开
标题翻译：半导体器件及其驱动方法
公开(公告)号：WO2012029637A1
公开(公告)日：2012-03-08
申请号：PCT/JP2011/069239
申请日：2011-08-19
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , NAGATSUKA, Shuhei , MATSUZAKI, Takanori , INOUE, Hiroki , KATO, Kiyoshi
发明人： NAGATSUKA, Shuhei , MATSUZAKI, Takanori , INOUE, Hiroki , KATO, Kiyoshi
IPC分类号： H01L27/105 , G11C11/402 , G11C11/407 , H01L21/8242 , H01L27/108 , H01L29/786
CPC分类号： G11C11/403 , G11C16/0433 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L27/1156 , H01L27/1225 , H01L29/7869
摘要： The semiconductor device includes a memory cell including a first transistor including a first channel formation region, a first gate electrode, and first source and drain regions; a second transistor including a second channel formation region provided so as to overlap with at least part of either of the first source region or the first drain region, a second source electrode, a second drain electrode electrically connected to the first gate electrode, and a second gate electrode; and an insulating layer provided between the first transistor and the second transistor. In a period during which the second transistor needs in an off state, at least when a positive potential is supplied to the first source region or the first drain region, a negative potential is supplied to the second gate electrode.
摘要翻译：半导体器件包括存储单元，其包括第一晶体管，第一晶体管包括第一沟道形成区，第一栅电极以及第一源区和漏区; 第二晶体管，包括设置成与第一源极区域或第一漏极区域中的至少一部分重叠的第二沟道形成区域，第二源极电极，电连接到第一栅极电极的第二漏极电极，以及第二栅电极; 以及设置在第一晶体管和第二晶体管之间的绝缘层。在第二晶体管需要处于截止状态的期间中，至少当向第一源极区域或第一漏极区域提供正电位时，向第二栅电极提供负电位。

4. 发明申请

WO2011068694A3 DRAM SENSE AMPLIFIER THAT SUPPORTS LOW MEMORY-CELL CAPACITANCE 审中-公开
公开(公告)号：WO2011068694A3
公开(公告)日：2011-06-09
申请号：PCT/US2010/057362
申请日：2010-11-19
申请人： RAMBUS INC. , VOGELSANG, Thomas , BRONNER, Gary, B.
发明人： VOGELSANG, Thomas , BRONNER, Gary, B.
IPC分类号： G11C11/4091 , G11C11/407 , G11C11/4094 , G11C11/4074
摘要： The disclosed embodiments provide a sense amplifier for a dynamic random-access memory (DRAM). This sense amplifier includes a bit line to be coupled to a cell to be sensed in the DRAM, and a complement bit line which carries a complement of a signal on the bit line. The sense amplifier also includes a p-type field-effect transistor (PFET) pair comprising cross-coupled PFETs that selectively couple either the bit line or the complement bit line to a high bit-line voltage. The sense amplifier additionally includes an n-type field effect transistor (NFET) pair comprising cross-coupled NFETs that selectively couple either the bit line or the complement bit line to ground. This NFET pair is lightly doped to provide a low threshold- voltage mismatch between NFETs in the NFET pair. In one variation, the gate material for the NFETs is selected to have a work function that compensates for a negative threshold voltage in the NFETs which results from the light substrate doping. In another variation, the sense amplifier additionally includes a cross-coupled pair of latching NFETs. These latching NFETs are normally doped and are configured to latch the voltage on the bit line after the lightly doped NFETs finish sensing the voltage on the bit line.

5. 发明申请

WO2011061875A1 メモリインターフェース回路、及びメモリデバイスのドライブ能力調整方法审中-公开
标题翻译：存储器接口电路和驱动能力调整方法的存储器件
公开(公告)号：WO2011061875A1
公开(公告)日：2011-05-26
申请号：PCT/JP2010/004502
申请日：2010-07-12
申请人：パナソニック株式会社 , 馬場貴英
发明人：馬場貴英
IPC分类号： G11C11/401 , G06F12/00 , G11C11/407
CPC分类号： G11C7/1078 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C7/1066 , G11C7/109 , G11C7/1093
摘要：　本発明に係るメモリインターフェース回路（１１４）は、ストローブ信号（１２９）を第１遅延量分遅延させることにより監視用ストローブ信号（１２５）を生成する監視用遅延部（１１８）と、監視用ストローブ信号（１２５）で示されるタイミングでリードデータ（１２３）を監視用データ（１２６）としてラッチする監視用データラッチ部（１０７）と、リードデータ（１２３）を出力リードデータ（１２２）としてラッチする動作用データラッチ部（１０５）と、監視用データラッチ部（１０７）がリードデータ（１２３）を監視用データ（１２６）として正しくラッチできる第１遅延量の値の範囲の幅であるウィンドウ幅（１２８）を算出する範囲算出部（１１０）と、ウィンドウ幅（１２８）が広くなるように、メモリデバイス（１０１）のドライブ能力を調整するドライブ能力設定部（１１６）とを備える。
摘要翻译：公开了一种存储器接口电路（114），其具有用于将选通信号（129）延迟第一延迟量以便产生监视用选通信号（125）的监视用延迟单元（118）。用于在由监视用选通信号（125）所指示的定时将读取数据（123）锁存为监视用数据（126）的监视用数据锁存单元（107）。用于将读取数据（123）锁存为输出读取数据（122）的操作数据锁存单元（105）; 用于计算窗口宽度（128）的范围计算单元（110），所述窗口宽度（128）是所述监视用数据锁存单元（107）能够正确地锁存所述读取数据的所述第一延迟量的值的范围的宽度，作为监视用数据（126）; 以及用于调整存储器件（101）的驱动能力以使窗口宽度（128）变宽的驱动能力设置单元（116）。

6. 发明申请

WO2011028348A3 DIE LOCATION COMPENSATION 审中-公开
标题翻译：模具位置补偿
公开(公告)号：WO2011028348A3
公开(公告)日：2011-04-28
申请号：PCT/US2010044123
申请日：2010-08-02
申请人： MICRON TECHNOLOGY INC , MA YANTAO
发明人： MA YANTAO
IPC分类号： H03L7/081 , G11C11/407 , H01L23/12 , H01L23/48 , H03K5/14
CPC分类号： H03L7/0812 , G11C5/02 , G11C7/222 , G11C29/023 , G11C29/025 , G11C29/028 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2224/48227 , H01L2224/73207 , H01L2924/15311 , H01L2924/3011 , H03L7/0814 , H03L7/0816 , H01L2924/00
摘要： Embodiments are described that compensate for a difference in a characteristic (e.g., of performance or operation) of a semiconductor device that is a function of the location of a die in a device. In one embodiment, a clock circuit may generate a clock signal having a timing that varies with the location of a die so that signals are coupled from the die to a substrate at the same time despite differences in the signal propagation time between the substrate and the various die. In other embodiments, for example, differences in the termination impedance or driver drive-strength resulting from differences in the location of a die in a stack may be compensated for. Other embodiments are also disclosed.
摘要翻译：描述了补偿半导体器件的特性（例如，性能或操作）的差异的实施例，半导体器件是器件中的裸片的位置的函数。在一个实施例中，时钟电路可以生成具有随着管芯的位置而变化的时序的时钟信号，从而信号同时从管芯耦合到衬底，尽管衬底和衬底之间的信号传播时间不同各种死亡。在其他实施例中，例如，可以补偿由堆叠中的管芯的位置差异导致的终端阻抗或驱动器驱动强度的差异。其他实施例也被公开。

7. 发明申请

WO2010150432A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2010150432A1
公开(公告)日：2010-12-29
申请号：PCT/JP2010/000649
申请日：2010-02-03
申请人：パナソニック株式会社 , 金原旭成 , 縣泰宏 , 角谷範彦 , 増尾昭
发明人：金原旭成 , 縣泰宏 , 角谷範彦 , 増尾昭
IPC分类号： G11C11/41 , G11C11/401 , G11C11/407 , G11C11/4099 , G11C11/412 , G11C11/413 , G11C11/419
CPC分类号： G11C5/063 , G11C7/14 , G11C11/417
摘要：　ダミーセルアレイ（２０１）をメモリセルアレイ（１０１）内に配置し、中間バッファ（３００）を入出力回路（４００）の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路（４００）の制御信号を高速かつ高周波で動作させることを可能にする。
摘要翻译：通过在存储器阵列（101）中布置虚拟单元阵列（201）和在输入/输出电路（400）之间的中间缓冲器（300），输入/输出电路（400）的控制信号可以以高速度和高频率，同时尽可能减小具有宽位宽的存储器的电路尺寸增加。

8. 发明申请

WO2009005941A2 FRACTIONAL-RATE DECISION FEEDBACK EQUALIZATION USEFUL IN A DATA TRANSMISSION SYSTEM 审中-公开
标题翻译：数据传输系统中有用的分数率决策反馈均衡
公开(公告)号：WO2009005941A2
公开(公告)日：2009-01-08
申请号：PCT/US2008/065843
申请日：2008-06-05
申请人： MICRON TECHNOLOGY, INC. , HOLLIS, Timothy, M.
发明人： HOLLIS, Timothy, M.
IPC分类号： G11C11/407
CPC分类号： H03K3/356113 , H03K5/082 , H04L25/03057
摘要： Decision feedback equalization (DFE) circuits are disclosed for use with fractional-rate clocks of lesser frequency than the data signal. For example, a one- half-rate clocked DFE circuit utilizes two input data paths, which are respectively activated on rising and falling edges of an associated half-rate clock. Each of the input data paths has a pair of comparators with differing reference voltage levels. The comparators in each input data path output to a multiplexer, which picks between the two comparator outputs depending on the logic level of the previously received bit. The output of each input data path is sent as a control input to the multiplexer of the other data path. Thus, the results from previously- detected bits affect which comparator's output is passed to the output of the circuit, even though the synchronizing clock is half the frequency of the data. A quarter-rate DFE circuit is also disclosed which operates similarly.
摘要翻译：公开了判决反馈均衡（DFE）电路用于频率小于数据信号的分数率时钟。例如，一个半速率钟控DFE电路利用两个输入数据路径，它们分别在关联的半速率时钟的上升沿和下降沿被激活。每个输入数据路径都有一对具有不同参考电压电平的比较器。每个输入数据路径中的比较器输出到多路复用器，该多路复用器根据先前接收的比特的逻辑电平在两个比较器输出之间进行选择。每个输入数据路径的输出作为控制输入发送到另一个数据路径的多路复用器。因此，即使同步时钟是数据频率的一半，先前检测到的位的结果也会影响哪个比较器的输出传递到电路的输出。还公开了四分之一速率DFE电路，其操作类似。

9. 发明申请

WO2008093415A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2008093415A1
公开(公告)日：2008-08-07
申请号：PCT/JP2007/051602
申请日：2007-01-31
申请人：株式会社リキッド・デザイン・システムズ , 中岡裕司 , 岩下伸一
发明人：中岡裕司 , 岩下伸一
IPC分类号： G11C11/401 , G11C11/407
CPC分类号： G11C7/1006 , G11C7/103 , G11C2207/107
摘要：半導体記憶装置は、行方向及び列方向に順次選択されたメモリセルをデータ書込対象又はデータ読出対象とするｍ個（ｍは２以上の自然数。）のメモリバンクと、前記ｍ個のメモリバンクに書き込むための５１２ビット以上の多ビットずつのシリアルデータが入力されるデータ入力回路と、前記ｍ個のメモリバンクからそれぞれ読み出されたデータを５１２ビット以上の多ビットずつのシリアルデータで出力するデータ出力回路と、前記データ入力回路に入力されたシリアルデータを各メモリバンクに書き込むことができるようにパラレルデータに変換し、又は、各メモリバンクから読み出された各パラレルデータを前記データ出力回路に供給できるようにシリアルデータに変換するデータ変換回路と、を備えている。
摘要翻译：一种半导体存储装置，包括m（m为2以上的自然数）存储体，具有作为要写入的数据或要读取的数据的行方向和列方向上顺次选择存储单元的存储体，用于输入多位的数据输入电路要写入m个存储体中的512位以上的串行数据，用于输出从m个存储体读出的512位以上的多位串行数据的数据输出电路，以及用于转换串行数据的数据转换电路输入到数据输入电路的并行数据可以被写入每个存储体，或者将从每个存储体读出的每个并行数据转换成可被馈送到数据输出电路的串行数据。

10. 发明申请

WO2008053053A1 REDUCCIÓN DEL EFECTO DE ENVEJECIMIENTO EN LOS REGISTROS 审中-公开
标题翻译：降低老化对寄存器的影响
公开(公告)号：WO2008053053A1
公开(公告)日：2008-05-08
申请号：PCT/ES2006/070168
申请日：2006-11-03
申请人： INTEL CORPORATION , ABELLA, Jaume , VERA, Xavier , GONZALEZ, Antonio
发明人： ABELLA, Jaume , VERA, Xavier , GONZALEZ, Antonio
IPC分类号： G11C11/4094 , G11C11/409 , G11C11/407 , G11C7/00
CPC分类号： G11C7/04
摘要： Se describen unos métodos y un aparato para reducir el efecto del envejecimiento en los registros. En una realización, se almacena un valor seleccionado en un registro que no es usado, por ejemplo, para reducir los efectos de la inestabilidad de temperatura de distorsión negativa (NBTI) o de la degradación del óxido en el registro. Se describen también otras realizaciones.
摘要翻译：本发明涉及减少老化对寄存器的影响的方法和装置。在一个实施例中，例如，为了减少负偏压温度不稳定性（NBTI）或寄存器中的氧化物劣化的影响，将选择的值存储在未使用的寄存器中。本发明还涉及其它实施例。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式