会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 2. 发明申请
      WO2008035427A1 通信端末装置および信号受信方法 审中-公开
    • 通信端末装置および信号受信方法
    • 通信终端设备和信号接收方法
    • WO2008035427A1
    • 2008-03-27
    • PCT/JP2006/318775
    • 2006-09-21
    • 富士通株式会社 , 井出 聡
    • 井出 聡
    • H04L25/38 , H04L7/08 , H04L12/44
    • H04L7/08 , H04L12/2861 , H04Q11/0062 , H04Q11/0067 , H04Q2011/0079 , H04Q2011/0084
    • 　本発明は、既存のネットワークを踏襲して一部を高速化した場合であっても、高速化された回線において受信感度を劣化させることなく、正常に通信をおこなうことを可能にすることを目的とする。この目的を達成するため、ＯＮＵ３００は、帯域を制限することにより、受信波形に含まれるノイズ成分を減少させる帯域制限部３２０と、管理信号が受信されるタイミングでは、帯域制限部３２０を制御して帯域を制限させ、当該のＯＮＵ宛のデータ信号が受信されるタイミングでは、帯域制限部３２０を制御して帯域の制限を緩和させるタイミング制御部３５０とを備える。
    • 即使在附着于现有网络的情况下，也可以提高其某些部分的信道的速度，可以成功地进行通信，而不会降低这些加速信道的接收灵敏度。 ONU（300）包括频带限制部分（320），其限制频带以减少包含在接收波形中的噪声分量; 以及控制频带限制部（320）在接收到管理信号的定时对频带进行限制的定时控制部（350），同时控制频带限制部（320）在时刻放宽频带的限制 当接收到寻址到ONU的数据信号时。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明申请
      WO02097639A3 A POWER FREQUENCY ADJUSTABLE UART DEVICE 审中-公开
    • A POWER FREQUENCY ADJUSTABLE UART DEVICE
    • 电源频率可调谐UART设备
    • WO02097639A3
    • 2003-10-09
    • PCT/IB0201970
    • 2002-05-29
    • KONINKL PHILIPS ELECTRONICS NV
    • WINGEN NEAL T
    • G06F1/04 , G06F13/38 , G06F13/42 , H04L7/04 , H04L25/38
    • G06F13/385 , Y02D10/14 , Y02D10/151
    • The present invention embodiment comprises an arrangement of integrated circuits with a UART device that is configurable to operate in a power-reduced mode while the clock frequency of serial data communication remains constant. In one example embodiment, an arrangement of a plurality of integrated circuit devices includes a first integrated circuit device driven by a first clock signal at a first clock rate. The arrangement contains a parallel data bus coupled to communicate with the first integrated circuit device in response to the first clock signal. The arrangement also includes a universal asynchronous receiver/transmitter (UART) chip with a serial communication circuit adapted to communicate serial data at a second rate defined by a second clock signal. The UART chip also encompasses a parallel bus interface circuit responsive to the first clock signal and adapted to pass data between the parallel data bus and the serial communication circuit. The UART chip also houses a data-storage-register circuit adapted to output status data to the parallel data bus, the status data being indicative of states of at least one of the serial communication circuit and the parallel bus interface circuit. The arrangement of integrated circuit devices further includes a clock control circuit adapted to reduce the first clock rate in response to a clock control signal. By reducing the first clock rate, the UART chip is configured to operate in a power-reduced mode while the serial communication circuit concurrently communicates serial data at the second rate.
    • 本发明实施例包括具有UART装置的集成电路的布置，其可配置为在串行数据通信的时钟频率保持恒定的同时以功率降低模式工作。 在一个示例实施例中，多个集成电路器件的布置包括以第一时钟速率由第一时钟信号驱动的第一集成电路器件。 该装置包含耦合以响应于第一时钟信号与第一集成电路装置通信的并行数据总线。 该装置还包括具有串行通信电路的通用异步收发器（UART）芯片，该串行通信电路适于以由第二时钟信号定义的第二速率传送串行数据。 UART芯片还包括响应于第一时钟信号并且适于在并行数据总线和串行通信电路之间传递数据的并行总线接口电路。 UART芯片还容纳适于将状态数据输出到并行数据总线的数据存储寄存器电路，状态数据指示串行通信电路和并行总线接口电路中的至少一个的状态。 集成电路装置的布置还包括时钟控制电路，其适于响应于时钟控制信号而减小第一时钟速率。 通过降低第一时钟速率，UART芯片被配置为在功率降低模式下工作，而串行通信电路以第二速率同时传送串行数据。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明申请
      WO02039683A2 A SYSTEM AND METHOD FOR SENDING AND RECEIVING DATA SIGNALS OVER A CLOCK SIGNAL LINE 审中-公开
    • A SYSTEM AND METHOD FOR SENDING AND RECEIVING DATA SIGNALS OVER A CLOCK SIGNAL LINE
    • 用于发送和接收时钟信号线上的数据信号的系统和方法
    • WO02039683A2
    • 2002-05-16
    • PCT/US2001/045364
    • 2001-10-30
    • G06F13/38 , G06F1/12 , H04L1/12 , H04L7/00 , H04L7/04 , H04L25/02 , H04L25/38 , H04L25/00
    • H04L25/0292 , H04L1/12 , H04L7/0008 , H04L25/0272 , H04L25/028
    • The system preferably includes a unique transmitter that sends both clock and data signals over the same transmission line. The receiver uses the same transmission line to send data signals back to the transmitter. The transmitter comprises a clock generator, a decoder and a line interface. The clock generator produces a clock signal that includes a variable position falling edge. The falling edge position is decoded by the receiver to extract data from the clock signal. The receiver comprises a clock re-generator, a data decoder and a returm channel encoder. The clock re-generator monitors the transmission line, receives signals, filters them and generates a clock signal at the receiver from the signal on the transmission line. The return channel encoder generates signals and asserts them on the transmission line. The signal is asserted or superimposed over the clock & data signal provided by the transmitter.
    • 该系统优选地包括在同一传输线上发送时钟和数据信号的唯一发射机。 接收机使用相同的传输线将数据信号发送回发射机。 发射机包括时钟发生器，解码器和线路接口。 时钟发生器产生包括可变位置下降沿的时钟信号。 下降沿位置被接收器解码以从时钟信号中提取数据。 接收机包括时钟重发生器，数据解码器和重定时信道编码器。 时钟再发生器监视传输线，接收信号，对它们进行滤波，并在接收机上根据传输线上的信号产生时钟信号。 返回通道编码器产生信号并在传输线上断言它们。 该信号被断言或叠加在发射机提供的时钟和数据信号上。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明申请
      WO01058033A1 METHOD AND APPARATUS FOR ADJUSTMENT OF THE SAMPLING PHASE IN A PCM MODEM SYSTEM USING A DUAL-PHASE PROBING SIGNAL 审中-公开
    • METHOD AND APPARATUS FOR ADJUSTMENT OF THE SAMPLING PHASE IN A PCM MODEM SYSTEM USING A DUAL-PHASE PROBING SIGNAL
    • 用于使用双相探测信号调制PCM调制解调器系统中采样相位的方法和装置
    • WO01058033A1
    • 2001-08-09
    • PCT/US2001/003332
    • 2001-02-01
    • H04L25/38 , H04L5/16 , H04L7/02 , H04L25/49 , H04B1/38
    • H04L7/0091 , H04J3/0682 , H04L7/0029
    • In a PCM modem system (fig.3), a method and apparatus for optimizing the fractional sampling phase offset in the upstream direction to maximize the upstream data rate utilizes a probing signal (fig. 4A) from the analog modem (12) generated during startup and having at least two distinct phases of a pure tone, with the probing signal (fig. 4A) being detected at the digital modem (14) where an optimum sampling phase value (72) is calculated. From the calculated value (72), a signal representing the appropriate amount to delay the input data is transmitted back to the analog modem (12) for adjustment of the fractional sampling phase so that the fractional sampling phase offset at the central office quantizer (22) is optimized.
    • 在PCM调制解调器系统（图3）中，用于优化上行方向上的分数采样相位偏移以最大化上行数据速率的方法和装置利用来自模拟调制解调器（12）的探测信号（图4A） 启动并且具有纯音的至少两个不同相位，其中在数字调制解调器（14）处检测到探测信号（图4A），其中计算最佳采样相位值（72）。 从计算值（72）中，将表示用于延迟输入数据的适当量的信号发送回模拟调制解调器（12），用于调整分数采样相位，使得在中心局量化器（22）处的分数采样相位偏移 ）被优化。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 发明申请
      WO99059252A1 METHOD AND APPARATUS FOR ACCURATE SYNCHRONIZATION USING SYMBOL DECISION FEEDBACK 审中-公开
    • METHOD AND APPARATUS FOR ACCURATE SYNCHRONIZATION USING SYMBOL DECISION FEEDBACK
    • 使用符号决策反馈的精确同步的方法和装置
    • WO99059252A1
    • 1999-11-18
    • PCT/US1999/007670
    • 1999-04-07
    • H03M13/39 , H03M13/23 , H04L7/00 , H04L7/02 , H04L7/04 , H04L25/38 , H04L27/06 , H04L27/14 , H03M13/12
    • H04L7/0062 , H04L7/042
    • A circuit (12) for symbol decision directed feedback synchronization includes a current synchonization clock (45) that provides an initial sampling point and selects a detector corresponding to a current symbol decision. The circuit further includes a plurality of detectors (31, 32, 33 and 34) including the detector corresponding to the current symbol decision, a buffer (736) for storing the output of the detector corresponding to the current symbol decision and a processor (300) for seeking within a predetermined window about the initial sampling point for an optimum phase value to provide an adjustment signal which is used by the processor to adjust a subsequent symbol's sychronization clock to provide an optimal sampling point.
    • 用于符号决定定向反馈同步的电路（12）包括提供初始采样点并选择与当前符号决定相对应的检测器的当前同步时钟（45）。 该电路还包括多个包括与当前符号决定相对应的检测器的检测器（31,32,33和34），用于存储对应于当前符号判定的检测器的输出的缓冲器（736）和处理器 ），用于在关于初始采样点的预定窗口内寻求最佳相位值，以提供调整信号，该调整信号由处理器用于调整后续符号的同步时钟以提供最佳采样点。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 8. 发明申请
      WO2016203721A1 通信装置およびそれを用いた通信システム 审中-公开
    • 通信装置およびそれを用いた通信システム
    • 通信设备和通信系统
    • WO2016203721A1
    • 2016-12-22
    • PCT/JP2016/002640
    • 2016-06-01
    • パナソニックIPマネジメント株式会社
    • 水田　友昭 , 五所野尾　一彦 , 大井　基弘 , 李　冉 , 伊藤　享
    • H04L25/38 , G08B17/00 , G08B25/00 , H04L7/04
    • G08B17/00 , G08B25/00 , H04L7/04 , H04L25/38
    • 本発明の課題は、通信信号に含まれるデータを誤って取得する可能性を低減することにある。通信装置（１０）は、受信部（１１）と、制御部（１３）とを備える。受信部（１１）は、一対の電線（４１Ａ，４１Ｂ）間に印加される電圧（Ｖｔ１）の変化により送信される通信信号（Ｓ１）を受信して通信信号（Ｓ１）に応じた受信信号を出力する。制御部（１３）は、第１判定期間での受信信号の立ち上がりの有無を監視し、かつ第２判定期間での受信信号の立ち下がりの有無を監視することで、通信信号（Ｓ１）に含まれるデータのビットを判定し、データを取得する処理を行う。制御部（１３）は、受信信号におけるスタートビットに応じたビットのパルス幅に基づいて、第１判定期間および第２判定期間の各々のタイミングを設定するように構成される。
    • 本发明解决了降低错误地获取包含在通信信号中的数据的可能性的问题。 通信设备（10）具有接收单元（11）和控制单元（13）。 接收单元（11）接收通过施加在一对电线（41A，41B）之间的电压变化（Vt1）而发送的通信信号（S1），并输出与通信信号对应的接收信号（S1）。 控制单元（13）监视在第一确定周期期间接收信号是否上升，并且监视在第二确定周期期间接收信号是否下降，从而确定通信信号中包括的数据位（S1）并执行处理 用于获取数据。 控制单元（13）被配置为基于与接收信号中的开始位相对应的位的脉冲宽度来设置第一确定周期和第二确定周期的各个定时。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号