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1. 发明申请

WO2004112258A8 HIGH SPEED VITERBI DECODING AND DETECTION USING AN ITERATIVE TRELLIS COLLAPSING ALGORITHM 审中-公开
标题翻译：高速VITERBI解码和检测使用迭代TRELLIS收缩算法
公开(公告)号：WO2004112258A8
公开(公告)日：2005-05-12
申请号：PCT/GB2004002536
申请日：2004-06-11
申请人： ARITHMATICA LTD , ZABORONSKI OLEG VITALIEVICH , VITYAEV ANDREI
发明人： ZABORONSKI OLEG VITALIEVICH , VITYAEV ANDREI
IPC分类号： H03M13/41
CPC分类号： H03M13/6572 , H03M13/395 , H03M13/3966 , H03M13/3972 , H03M13/41 , H03M13/4107
摘要： A maximum likelihood detector or decoder comprising: a transition metric preprocessor programmed to obtain or calculate first weighting values; a plurality of processors arranged in a hierarchical structure, wherein each processor in a lowest level of the hierarchy is programmed to use a plurality of the first weighting values to calculate second weighting values representing section transition metrics, the section comprising one or more possible initial or final state; and, for each said possible initial state and each said possible final state, to select a second weighting value of highest likelihood corresponding to a state sequence from the initial state to the final state, and each processor in a level above the lowest level of the hierarchy is programmed to use weighting values calculated at a lower level of the hierarchy to calculate third weighting values; and an output generator to output information specifying a state sequence of highest likelihood according to the weighting value selections made by the plurality of processors.
摘要翻译：最大似然检测器或解码器，包括：编程为获得或计算第一加权值的转换度量预处理器; 以层次结构排列的多个处理器，其中该层级的最低级别中的每个处理器被编程为使用多个第一加权值来计算表示段转换度量的第二加权值，该部分包括一个或多个可能的初始或最终状态并且对于每个所述可能的初始状态和每个所述可能的最终状态，选择对应于从初始状态到最终状态的状态序列的最高似然度的第二加权值，并且每个处理器处于高于层次结构被编程为使用在层级的较低级别计算的加权值来计算第三加权值; 以及输出发生器，根据由所述多个处理器进行的加权值选择来输出指定最高可能性的状态序列的信息。

2. 发明申请

WO2006026334A1 A METHOD OF AND APPARATUS FOR IMPLEMENTING A RECONFIGURABLE TRELLIS-TYPE DECODING 审中-公开
标题翻译：一种实现可重构的TRELLIS-TYPE解码的方法和装置
公开(公告)号：WO2006026334A1
公开(公告)日：2006-03-09
申请号：PCT/US2005/030200
申请日：2005-08-24
申请人： ASOCS, LTD. , GARON, Gilad
发明人： GARON, Gilad , SOLOMON, Doron
IPC分类号： H03M13/00
CPC分类号： H03M13/4169 , G06F17/142 , H03M13/1105 , H03M13/2957 , H03M13/39 , H03M13/3966 , H03M13/41 , H03M13/4107 , H03M13/4146 , H03M13/6508 , H03M13/6511 , H03M13/6513 , H03M13/6516 , H03M13/6561
摘要： A chip architectural core is described for use in decoding one or more vectors received by the core in accordance with one or more recursive and/or non-recursive systematic trellis codes of varying sizes and constraints K, as well as generator polynomials. The core comprises: a decoder including (a) a reconfigurable network of ACS blocks (114), BMU generators (110) and trace-back mechanisms (116) for both recursive and non-recursive systematic forms, and (b) reconfigurable connections between the ACS blocks, BMU generators and trace-back mechanisms, arranged so that the precise number of network components can be continuously rearranged and interconnected in a network as a function of size and the constraint K and generator polynomial of each code used for encoding the vectors received by the core.
摘要翻译：描述了芯片架构核心，用于根据一个或多个不同大小和约束K的递归和/或非递归系统网格码以及生成多项式对由核接收的一个或多个向量进行解码。核心包括：解码器，包括（a）用于递归和非递归系统形式的ACS块（114），BMU发生器（110）和跟踪返回机制（116）的可重新配置网络，以及（b） ACS块，BMU发生器和追溯机制被布置成使得网络组件的精确数量可以在网络中作为大小和用于编码矢量的每个代码的约束K和生成多项式的函数被连续地重新排列和互连被核心收到。

3. 发明申请

WO2009119057A1 無線通信装置および誤り訂正符号化方法审中-公开
标题翻译：无线通信设备和错误校正编码方法
公开(公告)号：WO2009119057A1
公开(公告)日：2009-10-01
申请号：PCT/JP2009/001262
申请日：2009-03-23
申请人：パナソニック株式会社 , 栗謙一 , 三好憲一 , 西尾昭彦 , 井坂元彦
发明人：栗謙一 , 三好憲一 , 西尾昭彦 , 井坂元彦
IPC分类号： H03M13/29 , H04L1/00
CPC分类号： H03M13/2993 , H03M13/3905 , H03M13/3966 , H03M13/3972 , H04L1/0009
摘要：　ターボ復号の並列処理が行われる無線通信システムにおいて、Eb/Noの劣化を抑えつつターボ復号の復号精度を向上させることができる無線通信装置。この装置において、符号化部（１０２）は、制御部（１１０）から入力される情報ビット列長および並列復号数に基づいてデータを分割し、分割されたそれぞれのデータの末尾にターミネーション制御ビットを周期的に挿入する。また、符号化部（１０２）は、遅延素子で構成される符号化器への入力が情報ビットであるかターミネーション制御ビットであるかによって、符号化器への入力内容を切り替えて符号化処理を行う。この際、符号化部（１０２）は、並列復号の各開始時点前でターミネーション処理を部分的に行って並列復号の各開始時点の状態数を限定する。
摘要翻译：在进行turbo解码并行处理的无线通信系统中，提供能够提高turbo解码的解码精度的同时抑制比率Eb / No的劣化的无线通信装置。在无线通信装置中，编码单元（102）根据从控制单元（110）输入的信息比特序列长度和并行解码数对数据进行分割，并且在每个的尾端周期性地插入终止控制比特划分数据部分。此外，根据对包括延迟元件的编码器的输入是信息位还是终止控制位，编码单元（102）将输入数据改变为编码器并执行编码处理。在这种情况下，编码单元（102）在开始并行解码的时间点之前部分地执行终止处理，并且限制开始并行解码的时间点的状态数。

4. 发明申请

WO2001084720A1 REDUCED-LATENCY SOFT-IN/SOFT-OUT MODULE 审中-公开
标题翻译：减速软启/退出模块
公开(公告)号：WO2001084720A1
公开(公告)日：2001-11-08
申请号：PCT/US2001/014460
申请日：2001-05-03
申请人： UNIVERSITY OF SOUTHERN CALIFORNIA , BEEREL, Peter, A. , CHUGG, Keith, M. , DIMOU, Georgios, D. , THIENNVIBOON, Phunsak
发明人： BEEREL, Peter, A. , CHUGG, Keith, M. , DIMOU, Georgios, D. , THIENNVIBOON, Phunsak
IPC分类号： H03M13/03
CPC分类号： H03M13/3905 , H03M13/2957 , H03M13/3966 , H03M13/6572
摘要： Decoding an encoded signal (for example, a turbo encoded signal, a block encoded signal or the like) is performed by demodulating (13) the received encoded signal to produce soft information, and iteratively processing the soft information with one or more soft-in/sof-output (SISO) modules (11). At least one of the SISO modules (11) uses a tree structure to compute forward and backward state metrics. More generally, iterative detection is performed by receiving an input signal (11) corresponding to one or more outputs of a module whose soft-inverse can be computed by running the forward-backward algorithm on a trellis representation of the module, and determining the soft inverse of the module by computing forward and backward state metrics of the received input signal using a tree structure.
摘要翻译：通过解调（13）接收到的编码信号以产生软信息来对编码信号（例如，turbo编码信号，块编码信号等）进行解码，并且利用一个或多个软进行迭代处理软信息 / sof-output（SISO）模块（11）。 SISO模块（11）中的至少一个使用树结构来计算前向和后向状态度量。更一般地，通过接收对应于模块的一个或多个输出的输入信号（11）来执行迭代检测，该模块的软反转可以通过在模块的网格表示上运行前向后向算法来计算，并且确定软通过使用树结构计算接收到的输入信号的前向和后向状态度量来模块的逆。

5. 发明申请

WO2013085812A1 MATRIX BASED PARALLEL IMPLEMENTATION OF MAXIMUM A POSTERIORI PROBABILITY (MAP) DECODERS 审中-公开
标题翻译：基于MATRIX的并行实现最大似然概率（MAP）解码器
公开(公告)号：WO2013085812A1
公开(公告)日：2013-06-13
申请号：PCT/US2012/067283
申请日：2012-11-30
申请人： THE MATHWORKS, INC. , FANOUS, Brian , STEFANSSON, Halldor N.
发明人： FANOUS, Brian , STEFANSSON, Halldor N.
IPC分类号： H03M13/39
CPC分类号： G06F17/16 , H03M13/3905 , H03M13/3922 , H03M13/3927 , H03M13/3966 , H03M13/616
摘要： A MAP decoder may be implemented in parallel on the basis of a matrix based description of the MAP algorithm. In one implementation, a device may receive an input array that represents received encoded data (610) and calculate, in parallel, a series of transition matrices from the input array (620). The device may further calculate, in parallel, products of the cumulative products of the series of transition matrices and an initialization vector (630). The device may further calculate, in parallel and based on the products of the cumulative products of the series of transition matrices and the initialization vector, an output array that corresponds to a decoded version of the received encoded data in the input array (640). The caluclations may be based on the so-called scan technique/scan algorithm. The above approach may allow to implement MAP decoding in technical computing envorinments (TCE) or on GPUs.
摘要翻译：可以基于MAP算法的基于矩阵的描述来并行地实现MAP解码器。在一个实现中，设备可以接收表示接收的编码数据（610）并且并行计算来自输入阵列（620）的一系列转移矩阵的输入阵列。该装置还可以并行地计算一系列转移矩阵的累积乘积和初始化向量（630）的乘积。该装置还可以并行地并且基于一系列转移矩阵和初始化向量的累积乘积的乘积计算输出阵列（640）中对应于接收的编码数据的解码版本的输出阵列。校准可以基于所谓的扫描技术/扫描算法。上述方法可能允许在技术计算环境（TCE）或GPU上实现MAP解码。

6. 发明申请

WO2004112258A1 HIGH SPEED VITERBI DECODING AND DETECTION USING AN ITERATIVE TRELLIS COLLAPSING ALGORITHM 审中-公开
标题翻译：高速VITERBI解码和检测使用迭代TRELLIS收缩算法
公开(公告)号：WO2004112258A1
公开(公告)日：2004-12-23
申请号：PCT/GB2004/002536
申请日：2004-06-11
申请人： ARITHMATICA LIMITED , ZABORONSKI, Oleg, Vitalievich , VITYAEV, Andrei
发明人： ZABORONSKI, Oleg, Vitalievich , VITYAEV, Andrei
IPC分类号： H03M13/41
CPC分类号： H03M13/6572 , H03M13/395 , H03M13/3966 , H03M13/3972 , H03M13/41 , H03M13/4107
摘要： A maximum likelihood detector or decoder for receiving a stream of data values which correspond to ideal values but which may include added noise, and outputting information specifying a sequence of states of maximum likelihood selected from a plurality of possible states corresponding to the stream of data values, said ideal values being determined by the possible states, the maximum likelihood detector comprising: a transition metric preprocessor programmed to obtain or calculate first weighting values indicating likelihoods that each data value corresponds respectively to each of a plurality of said ideal data values; a plurality of processors arranged in a hierarchical structure, wherein each processor in a lowest level of the hierarchy is programmed to use a plurality of the first weighting values to calculate second weighting values representing section transition metrics and indicating respective likelihoods that a section of the stream of data values corresponds to each of a plurality of possible state sequences, the section comprising one or more possible initial state and one or more possible final states.
摘要翻译：一种最大似然检测器或解码器，用于接收对应于理想值但可包含附加噪声的数据值流，并且输出指定从与数据值对应的多个可能状态中选择的最大似然状态序列的信息所述理想值由可能的状态确定，所述最大似然检测器包括：编程为获得或计算指示每个数据值分别对应于多个所述理想数据值中的每一个的可能性的第一加权值的转移度量预处理器; 以层次结构排列的多个处理器，其中该层级的最低级别中的每个处理器被编程为使用多个第一加权值来计算表示部分转换度量的第二加权值，并指示相应的可能性，即流的一部分数据值对应于多个可能状态序列中的每一个，该部分包括一个或多个可能的初始状态和一个或多个可能的最终状态。

7. 发明申请

WO0184720A9 REDUCED-LATENCY SOFT-IN/SOFT-OUT MODULE 审中-公开
标题翻译：减速软启/退出模块
公开(公告)号：WO0184720A9
公开(公告)日：2002-12-19
申请号：PCT/US0114460
申请日：2001-05-03
申请人： UNIV SOUTHERN CALIFORNIA , BEEREL PETER A , CHUGG KEITH M , DIMOU GEORGIOS D , THIENNVIBOON PHUNSAK
发明人： BEEREL PETER A , CHUGG KEITH M , DIMOU GEORGIOS D , THIENNVIBOON PHUNSAK
IPC分类号： G06F11/10 , H03M13/25 , H03M13/29 , H03M13/41 , H03M13/45 , H04L1/00 , H03M13/03
CPC分类号： H03M13/3905 , H03M13/2957 , H03M13/3966 , H03M13/6572
摘要： Decoding an encoded signal (for example, a turbo encoded signal, a block encoded signal or the like) is performed by demodulating (13) the received encoded signal to produce soft information, and iteratively processing the soft information with one or more soft-in/sof-output (SISO) modules (11). At least one of the SISO modules (11) uses a tree structure to compute forward and backward state metrics. More generally, iterative detection is performed by receiving an input signal (11) corresponding to one or more outputs of a module whose soft-inverse can be computed by running the forward-backward algorithm on a trellis representation of the module, and determining the soft inverse of the module by computing forward and backward state metrics of the received input signal using a tree structure.
摘要翻译：通过解调（13）接收到的编码信号以产生软信息来对编码信号（例如，turbo编码信号，块编码信号等）进行解码，并且利用一个或多个软进行迭代处理软信息 / sof-output（SISO）模块（11）。 SISO模块（11）中的至少一个使用树结构来计算前向和后向状态度量。更一般地，通过接收对应于模块的一个或多个输出的输入信号（11）来执行迭代检测，该模块的软反转可以通过在模块的网格表示上运行前向后向算法来计算，并且确定软通过使用树结构计算接收到的输入信号的前向和后向状态度量来模块的逆。

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