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1. 发明申请

WO2016207758A1 A SYSTEM AND A METHOD FOR DETERMINING A CORRECTION FOR AN OUTPUT VALUE OF A TIME-TO-DIGITAL CONVERTER WITHIN A PHASE- LOCKED LOOP 审中-公开
标题翻译：用于确定相位锁定环中的时间到数字转换器的输出值的校正的系统和方法
公开(公告)号：WO2016207758A1
公开(公告)日：2016-12-29
申请号：PCT/IB2016/053359
申请日：2016-06-08
申请人： INTEL IP CORPORATION
发明人： MAYER, Thomas
IPC分类号： H04L7/033 , H03L7/085 , H03L7/197 , H03L7/099
CPC分类号： H03L7/0992 , H03L7/091 , H03L7/197 , H04B1/02
摘要： A system for determining a correction for an output value of a time-to-digital converter within a phase-locked loop is provided. The output value relates to a time difference between an input signal and a reference signal supplied to the time-to-digital converter. The system includes a digitally-controlled oscillator configured to generate a first signal independently from the output signal. The first signal has a first frequency different from an integer multiple of a reference frequency of the reference signal. The system further includes a frequency divider configured to generate the input signal for the time-to-digital converter based on the first signal. The input signal has a second frequency being a fraction of the first frequency. Further, the system includes a processing unit configured to calculate the correction using a distribution of output values of multiple time differences.
摘要翻译：提供了一种用于确定锁相环内的时间 - 数字转换器的输出值的校正的系统。输出值与提供给时间 - 数字转换器的输入信号和参考信号之间的时间差有关。该系统包括配置成独立于输出信号产生第一信号的数字控制振荡器。第一信号具有与参考信号的参考频率的整数倍不同的第一频率。该系统还包括分频器，其被配置为基于第一信号产生用于时间 - 数字转换器的输入信号。输入信号具有第一频率的第二频率。此外，该系统包括被配置为使用多个时间差的输出值的分布来计算校正的处理单元。

2. 发明申请

WO2014146274A1 METHOD AND APPARATUS FOR IMPLEMENTING CLOCK HOLDOVER 审中-公开
标题翻译：实现时钟保持的方法和装置
公开(公告)号：WO2014146274A1
公开(公告)日：2014-09-25
申请号：PCT/CN2013/072988
申请日：2013-03-21
申请人： TELEFONAKTIEBOLAGET L M ERICSSON (PUBL) , ZHU, Kai
发明人： ZHU, Kai
IPC分类号： H04L7/00
CPC分类号： H04L7/033 , H03B5/32 , H03L7/0805 , H03L7/085 , H03L7/087 , H03L7/093 , H03L7/0992 , H03L7/14 , H04J3/0688
摘要： The embodiments disclose a method and apparatus for implementing the clock holdover in the communication system. The apparatus receives an external source clock and outputs an output clock, and comprises a first phase-locked circuit and a second phase-locked circuit. The first phase-locked circuit is configured for taking the external source clock and a first output clock as input and outputting an intermediate clock, the first output clock is outputted by the second phase-locked circuit and fed back to the first phase-locked circuit. The first phase-locked circuit includes a first digital oscillator, and the first digital oscillator is configured to take the first output clock as a working clock to generate the intermediate clock. The second phase-locked circuit is configured for taking the intermediate clock and a local clock fed by a local oscillator as input, and outputting a second output clock.
摘要翻译：实施例公开了一种在通信系统中实现时钟保持的方法和装置。该装置接收一个外部源时钟并输出一个输出时钟，并包括一个第一锁相电路和一个第二锁相电路。第一锁相电路被配置为将外部源时钟和第一输出时钟作为输入并输出中间时钟，第一输出时钟由第二锁相电路输出并反馈到第一锁相电路。第一锁相电路包括第一数字振荡器，第一数字振荡器被配置为将第一输出时钟作为工作时钟产生中间时钟。第二锁相电路被配置为将中间时钟和由本地振荡器馈送的本地时钟作为输入，并输出第二输出时钟。

3. 发明申请

WO2012012042A1 A DIGITAL PHASE-LOCKED LOOP CLOCK SYSTEM 审中-公开
标题翻译：数字相位锁定时钟系统
公开(公告)号：WO2012012042A1
公开(公告)日：2012-01-26
申请号：PCT/US2011/040450
申请日：2011-06-15
申请人： ANALOG DEVICES, INC. , ZHU, Dan , NELSON, Reuben, Pascal , RAITHATHA, Timir , PALMER, Wyn , CAVEY, John , ZHENG, Ziwei
发明人： ZHU, Dan , NELSON, Reuben, Pascal , RAITHATHA, Timir , PALMER, Wyn , CAVEY, John , ZHENG, Ziwei
IPC分类号： H03L7/00
CPC分类号： H03L7/0994 , H03L7/0992 , H03L7/146 , H03L7/18 , H03L7/23 , H03L2207/50
摘要： A clock system includes a digital phase/frequency detector (DPFD), a buffer, a digitallycontrolled oscillator (DCa) including a sigma- delta modulator (SDM), an adder, a first frequency divider. The DPFD may have a first input for a reference input clock, a second input for a feedback signal, the DPFD generating an output representing a difference between the reference input clock and the feedback signal. The buffer may be coupled to the DPFD for accumulating the difference signal over time. The sigma-delta modulator (SDM) may have a control input coupled to the buffer. The adder may have inputs coupled to the (SDM) and a source of an integer control word.
摘要翻译：时钟系统包括数字相位/频率检测器（DPFD），缓冲器，包括Σ-Δ调制器（SDM）的数字控制振荡器（DCa），加法器，第一分频器。 DPFD可以具有用于参考输入时钟的第一输入，反馈信号的第二输入，DPFD产生表示参考输入时钟和反馈信号之间的差的输出。缓冲器可以耦合到DPFD，用于随时间累积差分信号。 Σ-Δ调制器（SDM）可以具有耦合到缓冲器的控制输入。加法器可以具有耦合到（SDM）的输入和整数控制字的源。

4. 发明申请

WO2003087975A2 SYSTEM ON CHIP FOR DIGITAL CONTROL OF ELECTRONIC POWER DEVICES 审中-公开
标题翻译：电子设备数字控制芯片系统
公开(公告)号：WO2003087975A2
公开(公告)日：2003-10-23
申请号：PCT/IL2003/000305
申请日：2003-04-10
申请人： SYSTEM DEVELOPMENT & INDUSTRIES LTD. , RUBIN, Daniel , LEV, Arie , RABINOVITZ, Eytan , MOGILNER, Rafael
发明人： RUBIN, Daniel , LEV, Arie , RABINOVITZ, Eytan , MOGILNER, Rafael
IPC分类号： G06F
CPC分类号： G06F3/05 , G06F1/30 , H03L7/085 , H03L7/087 , H03L7/095 , H03L7/0992 , H03M1/1095 , H03M1/1225
摘要： An integrated digital controller for controlling power electronic devices and method of its use, comprises an analog-to-digital converting scanner module for scanning analog data inputs and used to create digital data correlated with anolog inputs, a loop control module operative to receive the digital data and used for controlling at least one control loop, and a pulse sequence generator (PSG) module used for generating a variety of fast, configurable, event-driven pulse sequences in cooperation with the PSG and scanner modules. The controller comprises optionally a CPU for managing various tasks and coordinate between the modules, means to create the events, and means for configuration and reconfiguration and reconfiguration on-the-fly. the controller is preferably integrated in a semiconductor chip.
摘要翻译：一种用于控制电力电子设备的集成数字控制器及其使用方法，包括用于扫描模拟数据输入并用于创建与anolog输入相关的数字数据的模拟 - 数字转换扫描器模块，可操作以接收数字数据并用于控制至少一个控制回路，以及脉冲序列发生器（PSG）模块，用于与PSG和扫描器模块协作生成各种快速，可配置的事件驱动脉冲序列。控制器可选地包括用于管理各种任务和在模块之间协调的CPU，用于创建事件的装置，以及用于配置和重新配置以及即时动态重新配置的装置。控制器优选集成在半导体芯片中。

5. 发明申请

WO01048973A1 CLOCK RECOVERY AND DETECTION OF RAPID PHASE TRANSIENTS 审中-公开
标题翻译：时钟恢复和快速相位瞬态检测
公开(公告)号：WO01048973A1
公开(公告)日：2001-07-05
申请号：PCT/US2000/035719
申请日：2000-12-27
IPC分类号： H03L7/089 , H03L7/099 , H04L7/033
CPC分类号： H03L7/089 , H03L7/0992 , H03L7/0994 , H04L7/033 , H04L7/0331
摘要： Systems and methods are described for clock recovery and detection of rapid phase transients. An apparatus includes: a numerically controlled oscillator; a phase detector coupled to the numerically controlled oscillator; and a multiplexer coupled to the phase detector and the numerically controlled oscillator, wherein a) the phase detector sets a state variable indicator to either i) a high value if an output phase of the numerically controlled oscillator lags an incoming signal phase, or ii) a low value if the output phase leads the incoming signal phase, b) the multiplexer sends either i) a high increment to the numerically controlled oscillator if the state variable indicator has been set to the high value, or ii) a low increment to the numerically controlled oscillator if the state variable indicator has been set to the low value, and c) the numerically controlled oscillator either i) advances the output phase if the high increment has been sent to the numerically controlled oscillator, or ii) retards the output phase if the low increment has been sent to the numerically controlled oscillator.
摘要翻译：描述了快速相位瞬变的时钟恢复和检测的系统和方法。一种装置包括：数控振荡器; 耦合到数控振荡器的相位检测器; 以及耦合到相位检测器和数控振荡器的多路复用器，其中a）相位检测器将状态变量指示器设置为i）如果数控振荡器的输出相位滞后于输入信号相位，则i）高值，或ii）如果输出相位导致输入信号相位，则为低值，b）如果状态变量指示器被设置为高值，则多路复用器将i）高增量发送到数控振荡器，或者ii）对数值控制振荡器，如果状态变量指示器已被设置为低值，以及c）数控振荡器，或者i）如果高增量已发送到数控振荡器，则前进输出相位，或者ii）延迟输出相位如果低增量已发送到数控振荡器。

6. 发明申请

WO1992022171A1 METHOD AND APPARATUS FOR DETECTING A SEQUENCE OF CLOCK REFERENCE PULSES 审中-公开
标题翻译：用于检测时钟参考脉冲序列的方法和装置
公开(公告)号：WO1992022171A1
公开(公告)日：1992-12-10
申请号：PCT/GB1992001018
申请日：1992-06-05
申请人： TEXAS INSTRUMENTS LIMITED
发明人： TEXAS INSTRUMENTS LIMITED , KORATZINOS, Vassilis
IPC分类号： H04N07/087
CPC分类号： H04L7/0331 , H03L7/0992 , H04L7/044 , H04L7/046 , H04N7/0352
摘要： A clock run-in sequence of equally spaced similar input pulses is sampled at a much higher frequency and the samples converted to single bits. The resulting sequence of bits is fed into a shift register (7) the stages of which are connected to logic means (8) which produces indications when the bits stored in the register represent a centrally located input pulse or space between input pulses. The clock pulses driving the sampler are fed to frequency divider (18) which produces the local clock signal. The local clock signal is synchronised with the clock run-in sequence by deriving the average phase of the frequency divider at a number of indications and adjusting the phase of the divider accordingly.
摘要翻译：等间隔相似的输入脉冲的时钟延迟序列以更高的频率被采样，并且采样转换为单个位。所得到的比特序列被馈送到移位寄存器（7），其移位寄存器（7）连接到逻辑装置（8），当存储在寄存器中的位表示输入脉冲之间的中心位置的输入脉冲或空间时，该逻辑装置产生指示。驱动采样器的时钟脉冲被馈送到产生本地时钟信号的分频器（18）。本地时钟信号与时钟输入顺序同步，通过在多个指示上导出分频器的平均相位并相应地调整分频器的相位。

7. 发明申请

WO2018090037A1 SYSTEMS AND METHODS FOR PHASE SYNCHRONIZATION OF LOCAL OSCILLATOR PATHS IN OSCILLATOR-OPERATED CIRCUITS 审中-公开
标题翻译：用于振荡器操作电路中的局部振荡器路径的相位同步的系统和方法
公开(公告)号：WO2018090037A1
公开(公告)日：2018-05-17
申请号：PCT/US2017/061606
申请日：2017-11-14
申请人： MARVELL WORLD TRADE LTD. , TEE, Luns , WU, Wanghua , GAO, Xiang
发明人： TEE, Luns , WU, Wanghua , GAO, Xiang
IPC分类号： H03L7/197 , H03L7/23 , H03L7/10
CPC分类号： H03K5/135 , H03L7/0992 , H03L7/10 , H03L7/18 , H03L7/1974 , H03L7/1976 , H03L7/23 , H03L2207/06 , H03L2207/12
摘要： Embodiments described herein provide a system having phase synchronized local oscillator paths. The system includes a first circuit, which in turn includes a first counter configured to generate a first counter output signal in response to a first clock signal controlling the first counter. The first circuit also includes a first phase-locked loop coupled to the first counter. The first phase-locked loop is configured to receive the first counter output signal as a first synchronization clock for the first phase-locked loop and to generate a first output signal having rising edges aligned according to the first counter output signal.
摘要翻译：这里描述的实施例提供了具有相位同步的本地振荡器路径的系统。该系统包括第一电路，该第一电路又包括第一计数器，该第一计数器被配置成响应于控制第一计数器的第一时钟信号而产生第一计数器输出信号。第一电路还包括耦合到第一计数器的第一锁相环。第一锁相环被配置为接收第一计数器输出信号作为用于第一锁相环的第一同步时钟并且生成具有根据第一计数器输出信号对准的上升沿的第一输出信号。

8. 发明申请

WO2017150241A1 位相同期回路及びその制御方法审中-公开
标题翻译：相位同步电路及其控制方法
公开(公告)号：WO2017150241A1
公开(公告)日：2017-09-08
申请号：PCT/JP2017/006078
申请日：2017-02-20
申请人：ソニー株式会社
发明人：田村　昌久 , 酒詰　俊輔 , 松原　岳志 , 山本　憲
IPC分类号： H03L7/16 , H03L7/08 , H03L7/081 , H03L7/183
CPC分类号： H03L7/093 , H03L7/0802 , H03L7/081 , H03L7/085 , H03L7/0992 , H03L7/0995 , H03L2207/50
摘要：本技術は、回路面積の増大を抑えながらも、低消費電力で、かつ位相雑音を良好にすることができるようにする位相同期回路及びその制御方法に関する。位相同期回路は、デジタルの制御信号によって発振周波数を制御するデジタル制御発振部と、デジタル制御発振部に同期した多相のクロック信号を生成する多相クロック生成部と、多相のクロック信号から選択クロック信号を選択するクロック選択部と、選択クロック信号と基準クロック信号との時間差を検出する時間デジタル変換部と、多相のクロック信号のいずれか１つのクロック信号により駆動されるカウンタ部と、基準位相を生成する基準位相生成部と、カウンタ部の出力値と時間デジタル変換部の出力値とから得られる帰還位相情報を、基準位相と比較する位相比較部と、位相比較部の出力を平滑化して、デジタル制御発振部に対する制御信号を生成するデジタルループフィルタ部とを備える。
摘要翻译：本技术涉及相位同步电路及其控制方法，其能够在抑制电路面积增加的同时降低功耗和相位噪声。选择性相位同步电路包括用于通过所述数字控制信号，用于产生同步到所述数字控制振荡部的多相位时钟信号的多相位时钟发生器，所述多相位时钟信号控制振荡频率的数字受控振荡器用于选择的时钟信号，时间 - 数字转换器，用于检测所选择的时钟信号和基准时钟信号，并且由所述多相时钟信号的时钟信号中的任一个，基准驱动的计数器单元之间的时间差的时钟选择单元一个相位比较部分，用于将从计数器部分的输出值获得的反馈相位信息与时间数字转换部分的输出值与参考相位进行比较，相位比较部分的输出被平滑以及数字环路滤波器单元，用于为数字控制振荡单元产生控制信号。

9. 发明申请

WO2013141837A1 SELF-BIASED OSCILLATOR 审中-公开
标题翻译：自偏振荡器
公开(公告)号：WO2013141837A1
公开(公告)日：2013-09-26
申请号：PCT/US2012/029647
申请日：2012-03-19
申请人： SUMESAGLAM, Taner
发明人： SUMESAGLAM, Taner
IPC分类号： H03K3/354 , H03L7/099
CPC分类号： H03L7/0992 , H03K3/03 , H03K3/0315 , H03L1/00 , H03L7/087 , H03L7/0891 , H03L7/0995
摘要： Described herein is a self-biased oscillator. The self-biased oscillator comprises a first differentiator with adjustable resistance or capacitance, the first differentiator having an output node and an input node; and a second differentiator with adjustable resistance or capacitance, the second differentiator having an input node coupled to the output node of the first differentiator, and having an output node coupled to the input node of the first differentiator.
摘要翻译：这里描述的是自偏压振荡器。所述自偏置振荡器包括具有可调电阻或电容的第一微分器，所述第一微分器具有输出节点和输入节点; 以及具有可调电阻或电容的第二微分器，所述第二微分器具有耦合到所述第一微分器的输出节点的输入节点，并且具有耦合到所述第一微分器的输入节点的输出节点。

10. 发明申请

WO2007055870A2 HIGH RESOLUTION AUTO-TUNING FOR A VOLTAGE CONTROLLED OSCILLATOR 审中-公开
标题翻译：高分辨率自动调谐电压控制振荡器
公开(公告)号：WO2007055870A2
公开(公告)日：2007-05-18
申请号：PCT/US2006/040284
申请日：2006-10-13
申请人： SKYWORKS SOLUTIONS, INC. , WANG, Hua , RIPLEY, David, S. , ROLL, Bryan, J.
发明人： WANG, Hua , RIPLEY, David, S. , ROLL, Bryan, J.
IPC分类号： H04B1/06
CPC分类号： H03L7/0992 , H03L7/099 , H03L7/10 , H03L7/18 , H03L7/187 , H03L7/193
摘要： According to one exemplary embodiment, an auto-tuning circuit (104) coupled to a voltage controlled oscillator (102) in a phase locked loop, where the voltage controlled oscillator is coupled to a capacitor array (105), includes a prescaler circuit (106) configured to provide a divided voltage controlled oscillator frequency, where the prescaler circuit is used in the phase locked loop during fine tuning of the voltage controlled oscillator in the auto-tuning circuit during coarse tuning of the voltage controlled oscillator. The auto-tuning circuit further includes a digital processing logic circuit (108) coupled to the prescaler circuit and configured to determine a capacitance of the capacitor array by comparing comp_cnt to a pre-determined value, where comp_cnt is determined by a number of cycles of the divided voltage controlled oscillator frequency that occur in a calibration interval.
摘要翻译：根据一个示例性实施例，耦合到锁相环中的压控振荡器（102）的自调谐电路（104），其中压控振荡器耦合到电容器阵列（105），包括预分频器电路（106）），其被配置为提供分压控制的振荡器频率，其中在电压控制振荡器的粗调谐期间，在自调谐电路中的压控振荡器进行微调时，预分频器电路用于锁相环。自动调谐电路还包括耦合到预分频器电路的数字处理逻辑电路（108），并配置为通过将comp_cnt与预定值进行比较来确定电容器阵列的电容，其中comp_cnt由多个周期的在校准间隔内发生的分压电压振荡器频率。

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