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1. 发明申请

WO2020190873A1 APPARATUS AND METHOD TO REDUCE LOCK TIME VIA FREQUENCY BAND CALIBRATION 审中-公开
公开(公告)号：WO2020190873A1
公开(公告)日：2020-09-24
申请号：PCT/US2020/022986
申请日：2020-03-16
申请人： XILINX, INC.
发明人： LEUNG, Caleb S. , LEE, Edward , WONG, Alan C. , BORRELLI, Christopher J. , FRANS, Yohan
IPC分类号： H03L7/10 , H03L7/183 , H03L7/24
摘要： Apparatus and associated methods relating to reducing lock time include pre-calibrating and storing phase-locked loop (PLL) and/or injection-locked oscillator (ILO) adaptation values during startup and loading the pre-calibrated values during rate change. In an illustrative example, an integrated circuit may include a controllable frequency circuit operable at frequencies within each of a plurality of frequency bands. A data store may store operational settings associated with each frequency of the plurality of frequency bands. A state machine may be coupled to the controllable frequency circuit and the data store configured to select a predetermined frequency band in response to a command signal, retrieve, from the data store, operational settings associated with the predetermined frequency band, and, apply the retrieved operational settings to the controllable frequency circuit. With the pre-calibration, PLL and/or ILO lock times during rate change in a multi-rate serializer/deserializer (SERDES) link may be advantageously reduced.

2. 发明申请

WO2019222245A1 DIGITAL PHASE-LOCKED LOOP 审中-公开
公开(公告)号：WO2019222245A1
公开(公告)日：2019-11-21
申请号：PCT/US2019/032261
申请日：2019-05-14
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： JANARDHANAN, Jayawardan , SCHELL, Christopher, Andrew , YAO, Henry , GANESAN, Raghu
IPC分类号： H03L7/06 , H03L7/08 , H03L7/183
摘要： A phase-locked loop circuit (100) includes a first time-to-digital converter (TDC) (102) to receive an input reference signal (101), a digital-controlled oscillator (DCO) (116), and a first divider (130) coupled to an output of the DCO (116). The first divider (130) divides down a frequency of an output from the DCO (116). A second divider (150) divides down a frequency of an output from the first divider (130) to provide a second divider output (151) to an input of the first TDC (102). The first TDC (102) generates an output digital value encoding a time difference between corresponding edges of the input reference signal (101) and the second divider output (151). A second TDC (122) receives the input reference signal (101). An averager circuit (125) generates a digital output that is indicative of an average of an output from the second TDC (122). A subtractor circuit (107) subtracts the digital output from the averager circuit (125) and the output digital value from the first TDC (102).

3. 发明申请

WO2016173614A1 DIGITAL PHASE CONTROLLED PLLS 审中-公开
标题翻译：数字相控制
公开(公告)号：WO2016173614A1
公开(公告)日：2016-11-03
申请号：PCT/EP2015/059071
申请日：2015-04-27
申请人： TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)
发明人： SJÖLAND, Henrik , EK, Staffan , PÅHLSSON, Tony
IPC分类号： H03L7/081 , H03L7/183 , H04B7/06
CPC分类号： H03L7/0814 , H03L7/081 , H03L7/0816 , H03L7/091 , H03L7/183 , H03L7/23
摘要： A digital solution for phase control of an output of a phase-locked loop (PLL) (100) is provided to achieve a desired phase shift at the output of the PLL (100). To that end, a fraction of the pulses of a PLL feedback signal are time shifted to achieve a desired average time shift associated with the desired phase shift. As a result, a desired phase shift is generated at the output of the PLL (100), while a desired devisor of the feedback signal is maintained on average. The resulting digital solution provides highly accurate phase control.
摘要翻译：提供用于锁相环（PLL）（100）的输出的相位控制的数字解决方案，以在PLL（100）的输出处实现期望的相移。为此，PLL反馈信号的脉冲的一小部分被时移，以实现与期望的相移相关联的期望的平均时移。结果，在PLL（100）的输出处产生期望的相移，而平均地维持反馈信号的期望的导通。所得数字解决方案提供高精度的相位控制。

4. 发明申请

WO2012169161A1 VARIABLE MODULUS MODULATOR FOR FRACTIONAL-N FREQUENCY SYNTHESIZERS 审中-公开
标题翻译：用于分数N频率合成器的可变模块调制器
公开(公告)号：WO2012169161A1
公开(公告)日：2012-12-13
申请号：PCT/JP2012/003619
申请日：2012-05-31
申请人： Asahi Kasei Microdevices Corporation , MORAND, Cedric , CANARD, David
发明人： MORAND, Cedric , CANARD, David
IPC分类号： H03M1/08 , H03L7/183 , H03M3/04
CPC分类号： H03L7/085 , H03B5/30 , H03L7/1974 , H03M7/3004
摘要： A variable modulus sigma-delta modulator for a fractional-N frequency synthesizer in accordance with the present invention may include an integer division unit; a pulse-width modulation (PWM) generator, a sigma-delta noise-shaping unit, a first input FRAC for receiving a first programmable integer, and a second input MOD for receiving a second input, wherein the integer division unit is configured to perform a translation from the first input and the second input into a first output FRAC ' and a second output R , the PWM generator is configured to receive the second input MOD and the second output R, and generate a modulated pulse signal, and the sigma-delta noise-shaping unit is configured to receive the first output and the modulated pulse signal, and generate a sequence whose average equals approximately the first input over the second input.
摘要翻译：根据本发明的用于分数N频率合成器的可变模量Σ-Δ调制器可以包括整数除法单元; 脉冲宽度调制（PWM）发生器，Σ-Δ噪声整形单元，用于接收第一可编程整数的第一输入FRAC和用于接收第二输入的第二输入MOD，其中整数除法单元被配置为执行从第一输入和第二输入到第一输出FRAC'和第二输出R的转换，PWM发生器被配置为接收第二输入MOD和第二输出R，并产生调制脉冲信号， Δ噪声整形单元被配置为接收第一输出和调制脉冲信号，并且生成其平均值等于第二输入端上的第一输入的序列。

5. 发明申请

WO2012150621A1 周波数シンセサイザ审中-公开
标题翻译：频率合成器
公开(公告)号：WO2012150621A1
公开(公告)日：2012-11-08
申请号：PCT/JP2011/006147
申请日：2011-11-02
申请人：パナソニック株式会社 , 藤田真由子 , 落合稔
发明人：藤田　真由子 , 落合　稔
IPC分类号： H03L7/197 , H03K23/64 , H03K23/68 , H03L7/183 , H03M3/02
CPC分类号： H03K23/64 , H03K23/68 , H03L7/1974
摘要：本発明の周波数シンセサイザは，２値の小数部データ（F，F+1）を生成し，生成した２値のうちのいずれかを所望の分周比に応じて切り替えて出力する小数部データ出力部（10）と，前記小数部データ出力部からの小数部データに対してデルタシグマ変調を行い，デルタシグマ変調後の小数部のデータを出力する小数部制御回路（5）と，前記小数部制御回路から出力される小数部のデータと入力される整数部のデータ（M）とを加算して，加算結果のデータを制御データとして可変分周器（2）に出力する加算器（6）とを備える。
摘要翻译：根据本发明的频率合成器具有小数部分数据输出单元（10），该小数部分数据输出单元（10）产生小数部分数据（F，F + 1）的两个值，并且通过基于期望的分数比，小数部分控制电路（5），其对来自所述小数部分数据输出单元的小数部分数据进行Δ-Σ调制，并输出Δ-Σ调制后的小数部分数据;以及加法器（6）从所述小数部分控制电路输出到输入整数部分数据（M）的小数部分数据，并将相加的结果数据输出到可变分频器（2）作为控制数据。

6. 发明申请

WO2010092491A3 INTEGRATED CIRCUIT COMPRISING FREQUENCY GENERATION CIRCUITRY FOR CONTROLLING A FREQUENCY SOURCE 审中-公开
标题翻译：包含用于控制频率源的频率生成电路的集成电路
公开(公告)号：WO2010092491A3
公开(公告)日：2010-11-18
申请号：PCT/IB2010000614
申请日：2010-02-10
申请人： FREESCALE SEMICONDUCTOR INC , SALLE DIDIER , DOARE OLIVIER , DUGALLEIX STEPHANE
发明人： SALLE DIDIER , DOARE OLIVIER , DUGALLEIX STEPHANE
IPC分类号： H03L7/183 , H03M3/02
CPC分类号： G01S7/35 , G01S7/032 , G01S13/34 , G01S13/931 , G01S2013/9325 , H03C3/0925 , H03L7/1976
摘要： An integrated circuit (805) comprises frequency generation circuitry (800) for controlling a frequency source (810) for use in an automotive radar system. The frequency generation circuitry (800) comprises low-path modulation circuitry arranged to generate a first, low-path control signal (817) for providing lower frequency modulation of the frequency source (810), the low-path modulation circuitry comprising a Phase Locked Loop (PLL) (815) arranged to generate the low- path control signal (817) for controlling the frequency source (810) and a fractional-N divider (820) located within a feedback loop of the PLL (815), and frequency pattern control module (825) operably coupled to the fractional-N divider (820) and arranged to control the fractional-N divider (820), by way of at least a first, lower frequency pattern control signal (835). The frequency generation circuitry (800) further comprises high-path modulation circuitry arranged to generate a second, high-path control signal (847) for providing higher frequency modulation of the frequency source (810).
摘要翻译：集成电路（805）包括用于控制用于汽车雷达系统中的频率源（810）的频率生成电路（800）。频率产生电路（800）包括布置成产生用于提供频率源（810）的较低频率调制的第一低路径控制信号（817）的低路径调制电路，低路径调制电路包括锁相环路（PLL）（815）被布置为生成用于控制频率源（810）的低路径控制信号（817）和位于PLL（815）的反馈回路内的分数N分频器（820），并且频率（825），其可操作地耦合到所述分数N分频器（820）并且被布置为通过至少第一较低频率模式控制信号（835）来控制所述分数N分频器（820）。频率生成电路（800）还包括布置成生成用于提供频率源（810）的较高频率调制的第二高通路控制信号（847）的高通路调制电路。

7. 发明申请

WO2009041516A1 ジッタ発生装置およびそれを用いるデバイス試験システムならびにジッタ発生方法审中-公开
标题翻译：抖动生成装置，使用该装置的装置测试系统和抖动生成方法
公开(公告)号：WO2009041516A1
公开(公告)日：2009-04-02
申请号：PCT/JP2008/067320
申请日：2008-09-25
申请人：アンリツ株式会社 , 柳沼克幸 , 西小原匡則
发明人：柳沼克幸 , 西小原匡則
IPC分类号： H03C3/00 , G01R31/30 , H03L7/08 , H03L7/093 , H03L7/183
CPC分类号： G01R31/31709 , H03C3/095 , H03C3/0966
摘要：　位相同期ループに位相変調をかける構成のジッタ発生装置であって、第１の変調信号にレベル制御を施して位相同期ループのジッタ付加部および分周比変動手段に印加する第１および第２のレベル制御部と、所望のジッタに関するパラメータを設定するパラメータ設定部と、直交変調器と、切換部と、制御部とをさらに備え、前記制御部は、前記切換部を第１の状態に切り換えた場合には、前記所望のジッタが前記位相同期ループの出力信号に付加されたローカル信号が前記直交変調器を通過するように前記第１および第２のレベル制御部を制御し、前記第２の状態に切り換えた場合には、前記出力信号にジッタが付加されないで前記直交変調器に入力される無変調のローカル信号に第２の変調信号に基づいて直交変調をかけて出力されるように前記第１および第２のレベル制御部を制御する。
摘要翻译：提供了具有将相位调制应用于相位同步环路的配置的抖动生成装置。抖动产生装置包括：第一和第二电平控制单元，用于执行第一调制信号的电平控制，以便施加到相位同步环路的抖动加法单元和分频比变化装置; 参数设置单元，其设置与期望抖动相关联的参数; 正交调制器开关单元; 和控制单元。当切换单元切换到第一状态时，控制单元控制第一和第二电平控制单元，使得通过将相位同步环路的输出信号相加所需的抖动所获得的本地信号通过正交调制器。当切换单元切换到第二状态时，控制单元控制第一和第二电平控制单元，使得正交调制被应用于在不向输出信号添加期望的抖动的情况下获得的未调制的本地信号，并将其输入到正交调制器根据第二调制信号输出。

8. 发明申请

WO2007091516A1 フラクショナル－Ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路审中-公开
标题翻译：具有频率转换功能的分段N型和相位转换电路的相位同步环路型频率合成器
公开(公告)号：WO2007091516A1
公开(公告)日：2007-08-16
申请号：PCT/JP2007/051912
申请日：2007-02-05
申请人：三菱電機株式会社 , 田島賢一 , 林亮司 , 中根正文
发明人：田島賢一 , 林亮司 , 中根正文
IPC分类号： H03L7/183 , H03L7/085 , H03L7/095
CPC分类号： H03L7/1976
摘要：　基準信号を生成する基準発振器と、高周波信号を発生する電圧制御発振器と、前記高周波信号を周波数分周して同期信号を出力する可変分周器と、前記基準信号と前記同期信号を比較して位相比較信号を出力する位相比較器と、前記位相比較信号に基づいて前記電圧制御発振器の制御信号を出力するループフィルタとを設け、さらに、外部から入力された、出力周波数を与える設定データ及び前記基準信号に対して位相を与える設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して分周数制御データを生成して前記可変分周器へ出力する周波数・位相制御回路を設けた。
摘要翻译：提供了一种相位同步环型频率合成器，包括用于产生参考信号的基准振荡器，用于产生高频信号的压控振荡器，用于分频高频信号的频率的可变分频器，以输出同步信号，用于比较参考信号和同步信号以输出相位比较信号的相位比较器，以及用于根据相位比较信号输出压控振荡器的控制信号的环路滤波器。进一步包括一个频率/相位控制电路，用于根据从外部输入的设置数据产生与同步信号或参考信号同步的频率控制数据，以给出输出频率并设置从外部输入的数据，相位到参考信号，从而将产生的频率控制数据输出到可变分频器。

9. 发明申请

WO2006137324A1 無線受信装置审中-公开
标题翻译：无线接收器
公开(公告)号：WO2006137324A1
公开(公告)日：2006-12-28
申请号：PCT/JP2006/312036
申请日：2006-06-15
申请人：松下電器産業株式会社 , 中谷俊文
发明人：中谷俊文
IPC分类号： H04B1/26 , H03L7/10 , H03L7/16 , H03L7/183
CPC分类号： H04B1/005 , H03D3/007 , H03J1/005 , H03J2200/10 , H03L7/099 , H03L7/10 , H03L7/18
摘要：　　ＲＦアナログの局部発振器の消費電力を低減しながらも、マルチバンドおよびマルチモードを実現することができる無線受信装置を提供すること。　　無線受信装置（１００）は、受信すべきＲＦ信号の周波数帯に対応する局部発振信号のバンドを、周波数帯に応じて不連続に切り換えて、局部発振信号を出力する局部発振器（１０１）と、局部発振信号によって、ＲＦ信号をＩＦ信号に変換して出力する周波数変換器（１０２）と、ＩＦ信号を復調する復調器（１０３）とを備える。局部発振器（１０１）は、局部発振信号の周波数変化幅を検出し、周波数変化幅の周波数の中から、シンボルレートの整数倍となる周波数を求め、中間周波数信号における受信すべきチャネルの中心周波数をシンボルレートの整数倍の周波数にさせるための局部発振周波数を有する局部発振信号を出力する。
摘要翻译：提供了一种无线接收机，其可以是多频带和多模，即使是RF模拟本地振荡器的功率消耗也减少了。无线接收机（100）具有本地振荡器（101），该本地振荡器将与频带相对应的待接收的RF信号的频带对应的本地振荡信号的频带切换为不连续，并输出本地振荡信号; 频率转换器（102），其通过本地振荡信号将RF信号转换成IF信号，并输出该信号; 以及用于解调IF信号的解调器（103）。本地振荡器（101）检测本地振荡信号的频率变化范围，从频率变化范围的频率获得作为符号率的整数倍的频率，并输出具有本地振荡频率的本地振荡信号用于使要在中频信号中接收的信道的中心频率成为符号率的整数倍的频率。

10. 发明申请

WO2005039049A3 RING OSCILLATOR WITH PEAKING STAGES 审中-公开
标题翻译：带有峰值阶段的环形振荡器
公开(公告)号：WO2005039049A3
公开(公告)日：2005-06-09
申请号：PCT/US2004029890
申请日：2004-09-10
申请人： XILINX INC
发明人： GROEN ERIC D , BOECKER CHARLES W , BLACK WILLIAM C , GABOURY MICHAEL J
IPC分类号： H03K3/0231 , H03K3/03 , H03K3/354 , H03L7/099 , H03L7/183
CPC分类号： H03K3/0322 , H03L7/0995 , H03L7/183
摘要： A ring oscillator with a plurality of delay stages having selectable active loads for selecting an R-C time constant that defines a delay through the delay stage. The ring oscillator oscillation frequency is a function of the selected R-C time constant, a selectable bias level, and the number of delay stages in the ring oscillator. In one embodiment, a MOSFET device gate-to-source capacitance is used with at least one selectable resistive device to form the R-C time constant. In an alternate embodiment, a plurality of parallel coupled resistive devices and parallel coupled capacitive devices are selectively coupled to the active load circuit to set the delay through the delay stage. The resistive devices are formed to be one of a resistor configured MOSFET device and a traditional resistive element. The capacitive devices are formed to be one of a capacitor configure MOSFET device and a traditional capacitive element.
摘要翻译：一种具有多个延迟级的环形振荡器，所述多个延迟级具有可选择的有效负载，用于选择定义通过延迟级的延迟的R-C时间常数。环形振荡器振荡频率是所选择的R-C时间常数，可选偏置电平以及环形振荡器中延迟级的数量的函数。在一个实施例中，MOSFET器件栅极 - 源极电容与至少一个可选电阻器件一起使用以形成R-C时间常数。在替代实施例中，多个并联耦合电阻器件和并联耦合电容器件选择性地耦合到有源负载电路以设置通过延迟级的延迟。电阻器件形成为电阻器配置的MOSFET器件和传统电阻元件之一。电容器件被形成为电容器配置MOSFET器件和传统电容元件之一。

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