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1. 发明申请

WO2017123615A1 POWER GATED LOOKUP TABLE CIRCUITRY 审中-公开
标题翻译：电源选通表电路
公开(公告)号：WO2017123615A1
公开(公告)日：2017-07-20
申请号：PCT/US2017/012991
申请日：2017-01-11
申请人： ALTERA CORPORATION
发明人： NG, Bee Yee , KONG PHON, Hee , OOI, Teik Hong , OH, Guan, Hoe
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H03K19/0016 , H03K19/1737 , H03K19/1776
摘要： A programmable integrated circuit with lookup table circuitry is provided. The lookup table (LUT) circuitry may be formed using multiplexers. A multiplexer in the lookup table circuitry may be implemented using only tristate inverting circuits. Each tristate inverting circuit may include a first set of n-channel and p-channel transistors that receive a static control bit from a memory element and a second set of n-channel and p-channel transistors that receive true and complementary versions of a user signal. The first and second sets of transistors may be coupled in series between a positive power supply terminal and a ground power supply terminal. A LUT multiplexer implemented in this way need not include separate transmission gates at the output of each tristate inverting circuit and may exhibit minimal subthreshold leakage.
摘要翻译：提供具有查找表电路的可编程集成电路。查找表（LUT）电路可以使用多路复用器形成。查找表电路中的多路复用器可以仅使用三态反相电路来实现。每个三态反相电路可以包括从存储器元件接收静态控制位的第一组n沟道和p沟道晶体管以及接收用户的真实和互补版本的第二组n沟道和p沟道晶体管信号。第一和第二组晶体管可以串联耦合在正电源端子和地电源端子之间。以这种方式实现的LUT多路复用器在每个三态反相电路的输出端不需要包括单独的传输门，并且可以表现出最小的亚阈值泄漏。

2. 发明申请

WO2014144832A1 NETWORK ARCHITECTURES FOR BOUNDARY-LESS HIERARCHICAL INTERCONNECTS 审中-公开
标题翻译：用于无界分层互连的网络架构
公开(公告)号：WO2014144832A1
公开(公告)日：2014-09-18
申请号：PCT/US2014/029407
申请日：2014-03-14
申请人： THE REGENTS OF THE UNIVERISITY OF CALIFORNIA
发明人： WANG, Chengcheng , MARKOVIC, Dejan
IPC分类号： H03K19/177 , G06F17/50
CPC分类号： G06F17/5054 , G06F13/4022 , G06F15/7867 , G06F17/5072 , G06F17/509 , H03K19/17728 , H03K19/17744
摘要： Systems and methods for implementing boundary-less hierarchical networks including methods of generating such networks in accordance with embodiments of the invention are disclosed. In one embodiment, a hierarchical network in an integrated circuit that includes a plurality of computing elements, where the plurality of computing elements have M outputs and N inputs, and a plurality of switches arranged into stages of switches wherein the plurality of computing elements are connected to switches in a first stage, the switches in the first stage are connected to the plurality of computing elements and switches in a second stage, where the switches in the second stage are connected to the switches in the first stage, at least M+1 adjacent computing elements can connect to at least two nearest neighboring computing elements via a stage 1 switch, and every computing element can connect with every other computing element within the hierarchical network.
摘要翻译：公开了用于实现无边界层级网络的系统和方法，包括根据本发明实施例的生成这种网络的方法。在一个实施例中，包括多个计算元件的集成电路中的分层网络，其中多个计算元件具有M个输出和N个输入，以及多个开关，其布置成开关的多个开关，其中多个计算元件被连接为了在第一级切换，第一级中的开关在第二级中连接到多个计算元件和开关，其中第二级中的开关在第一级连接到开关，至少M + 1 相邻的计算元件可以通过阶段1交换机连接到至少两个最近的相邻计算元件，并且每个计算元件可以与分层网络内的每个其他计算元件连接。

3. 发明申请

WO2013153851A1 再構成可能な半導体装置审中-公开
标题翻译：可重构半导体器件
公开(公告)号：WO2013153851A1
公开(公告)日：2013-10-17
申请号：PCT/JP2013/053452
申请日：2013-02-14
申请人：太陽誘電株式会社
发明人：佐藤　正幸 , 佐藤　幸志
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , G06F11/277 , H03K19/003 , H03K19/17732 , H03K19/1776
摘要：【課題】再構成可能な半導体装置を提供する。【解決手段】アレイ状に配置した複数の電気回路ユニットを備え、前記各電気回路ユニットは、アナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプを備え、再構成対象となるアナログ回路を、複数の機能ブロックに分割した機能ブロックを、前記電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットの何れかを互いにアナログスイッチで接続することで、前記再構成対象のアナログ回路を構成する半導体装置が提供される。
摘要翻译： [问题]提供可重新配置的半导体器件。 [解决方案]提供一种包括以阵列布置的多个电路单元的半导体器件，其中：每个电路单元包括模数转换器，数模转换器和运算放大器; 通过将要重新配置的模拟电路划分为多个功能块而制成的每个功能块由每个所述电路单元的模数转换器，数模转换器和运算放大器构成; 并且所述要重新配置的模拟电路通过将配置所述电路的多个电路单元中的一些与模拟开关相互连接来配置。

4. 发明申请

WO2013131718A1 LOOK-UP TABLE 审中-公开
标题翻译：查找表
公开(公告)号：WO2013131718A1
公开(公告)日：2013-09-12
申请号：PCT/EP2013/052670
申请日：2013-02-11
申请人： SOITEC
发明人： FERRANT, Richard
IPC分类号： H03K19/177 , H01L25/00
CPC分类号： H03K19/17728 , H03K19/17764
摘要： The present invention relates to a look-up table (1000) comprising a plurality of register signals (r0-r3); a plurality of inputs signals (A, A', B, B'); and at least one output signal (Y); and a plurality of pass-gates (1111 -1114), wherein at least a first pass gate (1111), of the plurality of pass gates, is controlled by at least a first input signal (Α'), of the plurality of input signals, and by at least a first register signal (r3), of the plurality of register signals, such that the register signal (r3) has priority over the input signal (Α') on the operation of the first pass gate.
摘要翻译：本发明涉及一种包括多个寄存器信号（r0-r3）的查找表（1000）; 多个输入信号（A，A'，B，B'）; 和至少一个输出信号（Y）; 和多个通过门（1111-1114），其中，所述多个通过门中的至少第一通过栅极（1111）由所述多个输入端中的至少第一输入信号（Alpha'）控制信号，以及至少第一寄存器信号（r3），使得寄存器信号（r3）在第一通道门的操作上具有比输入信号（Alpha'）的优先级。

5. 发明申请

WO2013024751A1 集積回路审中-公开
标题翻译：集成电路
公开(公告)号：WO2013024751A1
公开(公告)日：2013-02-21
申请号：PCT/JP2012/070108
申请日：2012-08-07
申请人：株式会社デンソー , 伊藤智康
发明人：伊藤　智康
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H03K19/1733 , H03K19/17704 , H03K19/17712
摘要：面積・コスト・論理変更機能・動作周波数・フレキシビリティ・スループット・消費電力の各要素全てを改善できる集積回路と命令機能の変更が可能なリコンフィギュアブルプロセッサとを提供する。Ａ，Ｂ，Ｌ，Ｒの４入力，Ｘ，Ｙの２出力の基本セルを煉瓦状に敷き詰めてリコンフィギュアブルアレイを構成する。選択情報に基づきＡ／Ｌの選択，Ｂ／Ｒの選択がなされ，設定情報に基づき，Ａ／ＬとＢ，Ｂ／ＲとＡを入力とする論理演算出力及び入力の正／反転出力を隣接する基本セルに出力する。
摘要翻译：提供了一种能够改善表面积，成本，逻辑改变功能，工作频率，灵活性，吞吐量和功耗的集成电路，以及能够改变命令功能的可重构处理器。四个输入A，B，L和R的基本单元和两个输出X和Y排列成砖，构成可重构阵列。基于选择信息，进行A / L选择和B / R选择，并且基于设置信息，具有A / L和B以及B / R和A作为输入的逻辑计算输出以及正向/反向输入的输出被输出到相邻的基本单元。

6. 发明申请

WO2011107322A1 FIELD PROGRAMMABLE GATE ARRAY 审中-公开
标题翻译：现场可编程门阵列
公开(公告)号：WO2011107322A1
公开(公告)日：2011-09-09
申请号：PCT/EP2011/051788
申请日：2011-02-08
申请人： THOMSON LICENSING , BLAWAT, Meinolf , KROPP, Holger
发明人： BLAWAT, Meinolf , KROPP, Holger
IPC分类号： H03K19/177 , H01H1/00
CPC分类号： H03K19/17772 , B82Y10/00 , G11C13/025 , G11C23/00 , H03K19/17728 , H03K19/1778
摘要： A field programmable gate array is disclosed, which comprises at least one logic element (2, 14, 28, 30, 40) having at least one switching element (8). The switching element (8) comprises a static support element (24) and a movable connecting element (26) for providing a non-volatile electrical connection.
摘要翻译：公开了现场可编程门阵列，其包括具有至少一个开关元件（8）的至少一个逻辑元件（2,14,28,30,40）。开关元件（8）包括用于提供非易失性电连接的静态支撑元件（24）和可移动连接元件（26）。

7. 发明申请

WO2008008629A3 RECONFIGURABLE LOGIC FABRICS FOR INTEGRATED CIRCUITS AND SYSTEMS AND METHODS FOR CONFIGURING RECONFIGURABLE LOGIC FABRICS 审中-公开
标题翻译：用于集成电路和系统的可重构逻辑织物和用于配置可重构逻辑织物的方法
公开(公告)号：WO2008008629A3
公开(公告)日：2008-11-27
申请号：PCT/US2007072300
申请日：2007-06-27
申请人： ACHRONIX SEMICONDUCTOR CORP , KELLY CLINTON W
发明人： KELLY CLINTON W
IPC分类号： H03K19/173
CPC分类号： G06F17/5054 , H03K19/17728 , H03K19/17744
摘要： In accordance with the present invention there are provided herein asynchronous reconfigurable logic fabrics (302, 304) for integrated circuits and methods for designing asynchronous circuits to be implemented in the asynchronous reconfigurable logic fabrics.
摘要翻译：根据本发明，提供了用于集成电路的异步可重构逻辑结构（302,304）和用于在异步可重构逻辑结构中实现异步电路的设计方法。

8. 发明申请

WO2007112041A3 MEMORY BASED COMPUTATION SYSTEMS AND METHODS OF USING THE SAME 审中-公开
标题翻译：基于记忆的计算系统及其使用方法
公开(公告)号：WO2007112041A3
公开(公告)日：2008-09-25
申请号：PCT/US2007007333
申请日：2007-03-23
申请人： TOSHIBA KK , FUJITA SHINOBU , PAUL BIPUL C
发明人： FUJITA SHINOBU , PAUL BIPUL C
IPC分类号： H01L31/0328
CPC分类号： H03K19/17704 , H01L27/1021 , H03K19/17728 , H03K19/1776 , H03K19/1778
摘要： A high performance memory based computation system comprises an array of memory cells. Each memory cell stores a logic data corresponding to a chosen combination of inputs based on a specific logic function. For improved performance, the memory cell array can be divided into sub-blocks; and the sub-blocks can be serially disposed or juxtaposed. The performance of the memory based computation system can further be improved by removing the repeated memory cell rows, column, and/or sub-arrays.
摘要翻译：基于高性能存储器的计算系统包括存储器单元阵列。每个存储器单元基于特定的逻辑功能存储对应于所选择的输入组合的逻辑数据。为了改善性能，存储单元阵列可分为子块; 并且可以将子块串联放置或并置。通过去除重复的存储单元行，列和/或子阵列，可进一步提高基于存储器的计算系统的性能。

9. 发明申请

WO2007089914A2 FPGA ARCHITECTURE AT CONVENTIONAL AND SUBMICRON SCALES 审中-公开
标题翻译：常规和亚微米尺寸的FPGA架构
公开(公告)号：WO2007089914A2
公开(公告)日：2007-08-09
申请号：PCT/US2007002805
申请日：2007-01-30
申请人： HEWLETT PACKARD DEVELOPMENT CO , SNIDER GREGORY S , KUEKES PHILIP J
发明人： SNIDER GREGORY S , KUEKES PHILIP J
IPC分类号： H03K19/177 , G11C13/02
CPC分类号： H03K19/17748 , B82Y10/00 , B82Y30/00 , G11C8/10 , G11C13/0007 , G11C13/0014 , G11C2213/15 , G11C2213/34 , G11C2213/51 , G11C2213/77 , G11C2213/81 , H03K19/17728 , H03K19/1778
摘要： Reconfigurable logic devices (500) and methods of programming the devices are disclosed. The logic device includes a look-up table (600, 600') (LUT) and at least one storage element (570) configured for sampling LUT output signals (520). The LUT (600, 600') comprises a plurality of input signals (510), an array of programmable impedance devices (110) operably coupled to the input signals (510), and the LUT output signals (520). Each programmable impedance devices (110) in the array includes a first electrode (120) operably coupled to one of the input signals (520), a second electrode (130) disposed to form a junction (150) wherein the second electrode (130) at least partially overlaps the first electrode (120), and a programmable material (140) disposed between the first electrode (120) and the second electrode (130). The programmable material (140) operably couples the first electrode (120) and second electrode (130) such that each programmable impedance device (110) exhibits a non-volatile programmable impedance. The array may be configured as a one-dimensional array (700, 700') or two-dimensional array (610, 610').
摘要翻译：公开了可重新配置的逻辑设备（500）和对设备进行编程的方法。逻辑器件包括被配置为对LUT输出信号（520）进行采样的查找表（600,600'）（LUT）和至少一个存储元件（570）。 LUT（600,600'）包括多个输入信号（510），可操作地耦合到输入信号（510）的可编程阻抗设备（110）阵列以及LUT输出信号（520）。阵列中的每个可编程阻抗器件（110）包括可操作地耦合到输入信号（520）中的一个的第一电极（120），布置为形成结（150）的第二电极（130），其中第二电极至少部分地与第一电极（120）重叠，以及设置在第一电极（120）和第二电极（130）之间的可编程材料（140）。可编程材料（140）可操作地耦合第一电极（120）和第二电极（130），使得每个可编程阻抗设备（110）呈现非易失性可编程阻抗。该阵列可以被配置为一维阵列（700,700'）或二维阵列（610,610'）。

10. 发明申请

WO2006129722A1 再構成可能な装置审中-公开
标题翻译：可重新配置的设备
公开(公告)号：WO2006129722A1
公开(公告)日：2006-12-07
申请号：PCT/JP2006/310894
申请日：2006-05-31
申请人：アイピーフレックス株式会社 , 本田広樹
发明人：本田広樹
IPC分类号： H03K19/177
CPC分类号： H03K19/17776 , H03K19/17728 , H03K19/17736 , H03K19/17752 , H03K19/17756 , H03K19/1776
摘要：　各々の演算ブロックの演算論理が可変な複数の演算ブロック（１３）と、それら複数の演算ブロックを接続する経路を構成するためのルーチングマトリクス（１５）とを有する再構成可能な装置を提供する。演算ブロック（１３）は、コンフィグレーションデータ（１７）により論理が決まる論理演算ユニット（２１）と、その論理演算ユニットの演算結果を格納するための格納ユニット（４０）とを含む。格納ユニット（４０）は、複数の格納エレメント（３１ｒ）と、コンフィグレーションデータ（１７）に基づき複数の格納エレメント（３１ｒ）の何れかを選択して論理演算ユニット（２１）の出力を格納するための入力手段（３２）と、複数の格納エレメント（３１ｒ）とルーチングマトリクス（１５）とを接続するための出力手段（３３）とを含む。
摘要翻译：提供了一种包括具有可变操作逻辑的多个操作块（13）的可重新配置设备和用于构建用于连接这些操作块的通道的路由矩阵（15）。操作块（13）包括用于使其由配置数据（17）确定的逻辑的逻辑运算单元（21）和用于存储逻辑运算单元的运算结果的存储单元（40）。存储单元（40）包括多个存储元件（31r），用于根据配置数据（17）选择任何存储元件（31r）的输入装置（32），以存储逻辑运算的输出单元（21）和用于连接存储元件（31r）和路由矩阵（15）的输出装置（33）。

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