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1. 发明申请

WO2013171947A1 記憶装置、記憶素子审中-公开
标题翻译：存储设备，存储元件
公开(公告)号：WO2013171947A1
公开(公告)日：2013-11-21
申请号：PCT/JP2013/001377
申请日：2013-03-06
申请人：ソニー株式会社
发明人：肥後　豊 , 細見　政功 , 大森　広之 , 別所　和宏 , 浅山　徹哉 , 山根　一陽 , 内田　裕行
IPC分类号： H01L21/8246 , G11C11/15 , H01L27/105 , H01L29/82 , H01L43/08
CPC分类号： H04W72/048 , G11C5/08 , G11C11/161 , G11C11/1675 , G11C11/1697 , H01L27/228 , H01L43/08 , H01L43/10 , H04W72/085 , H04W72/121
摘要：【課題】少ない電流で高速に動作可能な記憶装置を、読み出し信号の振幅低下の抑制を図りつつ実現する。【解決手段】情報に対応して磁化の向きが変化される記憶層と、磁化の向きが固定された磁化固定層と、上記記憶層と上記磁化固定層との間に配された非磁性体による中間層とを少なくとも含む層構造を有し、該層構造の積層方向に電流を流すことが可能に構成された記憶素子と、上記記憶素子に対して上記積層方向に流れる電流を供給する配線部と、上記記憶素子に対して上記配線部を介して所定レベルによる待機電流を流すことで上記記憶層の磁化の向きを膜面に垂直な方向から傾斜させた状態で、上記待機電流よりもレベルが大となる記録電流を上記配線部を介して流すことで上記記憶層の磁化方向を変化させて情報を記憶させる記憶制御部とを備える。
摘要翻译： [问题]实现能够以更小的电流以更高的速度工作的存储装置，同时抑制读出信号的幅度的减小。 [解决方案]存储装置包括存储元件，布线部分和存储控制部分。存储元件包括层结构，并且被配置为使得电流可以在层结构的层叠方向上流过，所述层结构至少包括具有改变信息的磁化取向的存储层，具有固定的固定磁化层磁化取向，以及由介于存储层和磁化固定层之间的非磁性材料形成的中间层。布线部将向层叠方向流动的电流供给到存储元件。存储控制部使预定电平的待机电流流过布线部到存储元件，使得存储层的磁化取向相对于垂直于膜表面的方向倾斜，然后在该状态下，导致比备用电流高的记录电流流过布线部分以改变存储层的磁化方向，并使存储层存储信息。

2. 发明申请

WO2012105164A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2012105164A1
公开(公告)日：2012-08-09
申请号：PCT/JP2012/000187
申请日：2012-01-13
申请人：パナソニック株式会社 , 河野和幸
发明人：河野　和幸
IPC分类号： G11C13/00
CPC分类号： G11C5/063 , G11C5/08 , G11C7/1096 , G11C8/08 , G11C11/2275 , G11C13/0002 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2013/0073 , G11C2013/0088 , G11C2213/79
摘要：　ワード線(WL1～WLm)は、それぞれ、メモリセル(MC11～MCmn)のメモリセル行に対応する。ビット線(BL1～BLn)およびソース線(SL1～SLn)は、それぞれ、メモリセル(MC11～MCmn)のメモリセル列に対応する。第１のスイッチング素子(DB1～DBn)および第２のスイッチング素子(DS1～DSn)は、それぞれ、基準電圧(VSS)が印加される基準ノードとビット線(BL1～BLn)およびソース線(SL1～SLn)との接続状態を切り替え、第３のスイッチング素子(CB1～CBn)および第４のスイッチング素子(CS1～CSn)は、それぞれ、書き換え電圧(Vwrite)を供給するライトドライバ(16)とビット線(BL1～BLn)およびソース線(SL1～SLn)との接続状態を切り替える。
摘要翻译：字线（WL1-WLm）分别对应于存储单元（MC11-MCmn）的存储单元行。位线（BL1-BLn）和源极线（SL1-SLn）分别对应于存储单元（MC11-MCmn）的存储单元列。第一开关元件（DB1-DBn）和第二开关元件（DS1-DSn）切换施加了参考电压（VSS）的参考节点与位线（BL1-BLn）和源极线（SL1-SLn）。第三开关元件（CB1-CBn）和第四开关元件（CS1-CSn）切换提供重写电压（Vwrite）的写入驱动器（16）与位线（BL1-BLn）和源极线（SL1-SLn）。

3. 发明申请

WO2014068961A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2014068961A1
公开(公告)日：2014-05-08
申请号：PCT/JP2013/006400
申请日：2013-10-29
申请人：パナソニック株式会社
发明人：上田　孝典 , 河野　和幸 , 村久木　康夫 , 中山　雅義 , 石飛　百合子 , 高橋　桂太
IPC分类号： G11C13/00 , G11C11/15
CPC分类号： G11C5/08 , G11C7/14 , G11C11/14 , G11C11/15 , G11C11/16 , G11C11/18 , G11C11/5607 , G11C13/0004 , G11C13/004 , G11C2013/0054 , G11C2213/79
摘要：　メモリアレイ（１０）は、第１セルトランジスタと抵抗変化素子との直列接続で構成される抵抗変化型メモリセルアレイ（１１）と、第２セルトランジスタと抵抗素子との直列接続で構成されるリファレンスセルアレイ（１２）とを備え、リファレンスセルアレイ（１２）の第２セルトランジスタはリファレンスソース線（ＲＳＬ）に接続され、抵抗素子はリファレンスビット線（ＲＢＬ）に接続され、リファレンスビット線（ＲＢＬ）はメモリセルアレイ（１１）内でダミーメモリセルが接続され、ダミーメモリセルの抵抗変化素子の両端はリファレンスビット線（ＲＢＬ）で短絡されている。
摘要翻译：根据本发明，存储器阵列（10）具有：串联连接第一单元晶体管和电阻变化元件的电阻变化型存储单元阵列（11）; 以及通过串联连接第二单元晶体管和电阻元件而配置的参考单元阵列（12）参考单元阵列（12）的第二单元晶体管连接到参考源极线（RSL）并且电阻元件连接到参考位线（RBL），存储单元阵列（11）内的虚设存储单元是连接到参考位线（RBL），并且虚拟存储单元的电阻变化元件的两端被参考位线（RBL）短路。

4. 发明申请

WO2012048326A1 MAGNETIC RANDOM ACCESS MEMORY (MRAM) LAYOUT WITH UNIFORM PATTERN 审中-公开
标题翻译：具有均匀图案的磁性随机存取存储器（MRAM）布局
公开(公告)号：WO2012048326A1
公开(公告)日：2012-04-12
申请号：PCT/US2011/055634
申请日：2011-10-10
申请人： QUALCOMM INCORPORATED , LEE, Kangho , KIM, Tae Hyun , LI, Xia , KIM, Jung Pill , KANG, Seung H.
发明人： LEE, Kangho , KIM, Tae Hyun , LI, Xia , KIM, Jung Pill , KANG, Seung H.
IPC分类号： G11C5/02 , H01L27/02
CPC分类号： G11C5/025 , G11C5/08 , G11C11/165 , H01L27/0207 , Y10T29/49117
摘要： A large scale memory array includes a uniform pattern of uniformly sized dummy bit cells and active bit cells. Sub-arrays within the large scale memory array are separated by the dummy bit cells. Signal distribution circuitry is formed with a width or height corresponding to the width or height of the dummy bit cells so that the signal distribution circuitry occupies the same footprint as the dummy bit cells without disrupting the uniform pattern across the large scale array. Edge dummy cells of a similar size or larger than the standard size bit cells may be placed around the edge of the large scale array to further reduce pattern loading affects.
摘要翻译：大规模存储器阵列包括统一大小的虚拟位单元和有源位单元的均匀图案。大规模存储器阵列中的子阵列由虚拟位单元分隔开。信号分配电路形成为具有对应于虚拟位单元的宽度或高度的宽度或高度，使得信号分配电路占据与虚拟位单元相同的覆盖区，而不会破坏整个大规模阵列上的均匀图案。类似大小或大于标准尺寸位单元的边缘虚拟单元可以放置在大规模阵列的边缘周围，以进一步减少图案负载影响。

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