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1. 发明申请

WO0190881A3 Asynchronous completion prediction 审中-公开
标题翻译：异步完成预测
公开(公告)号：WO0190881A3
公开(公告)日：2002-04-25
申请号：PCT/US0117271
申请日：2001-05-25
申请人： SUN MICROSYSTEMS INC
发明人： RIDGWAY STUART ALEXANDER
IPC分类号： G06F7/50 , G06F7/505 , G06F9/38 , G07F7/50
CPC分类号： G06F7/5052 , G06F9/3871
摘要： A stage of a multi-stage, self-timed datapath circuit calculates one or more data outputs as a function of one or more data inputs. Data outputs are calculated by multiple logical elements that operate simultaneously and produce internal results as inputs to other logical elements within a stage. An internal completion signal generator detects completion of a predetermined set of the internal results calculation and, in response, generates an completion signal for each internal result detected. A done signal generator receives the completion signals and, in response to one or more preselected combinations of the completion signals, provides a done signal. The done signal is generated with a predetermined delay such that the delay is at least as long as a time it takes for the stage to calculate a final result.

2. 发明申请

WO2003085512A2 RECHENWERK UND VERFAHREN ZUM SUBTRAHIEREN 审中-公开
标题翻译：处理单元和方法SUBTRACT
公开(公告)号：WO2003085512A2
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003401
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/50
CPC分类号： G06F7/506 , G06F7/5052
摘要： Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen. Ferner ist eine Einrichtung (222) zum Deaktivieren des Übertrag-Durchlauf-Ausgangs von einem oder mehreren Addiererblöcken vorgesehen, die für bezüglich des Addiererblocks, in dem sich das niederstwertige Bit des zusubtrahierenden Operanden befindet, niederwertige Stellen vorgesehen sind. Schließlich ist eine Einrichtung (230) zum Einspeisen eines Übertrags (C ein ) in den Übertrag-Eingang des Addiererblocks,in dem sich das niederstwertige Bit des zu subtrahierenden Operanden befindet, angeordnet. Damit wird sichergestellt, daß Bits unterhalb des niederstwertigen Bits des Operanden weder zu künstlichen Panik-Signalen führen noch ein Subtraktionsergebnis verfälschen.
摘要翻译：一种算术单元，包括多个加法器块（200，202，204，206，208，210，212），其中，每个加法器块包括多个Einzeladdierern，一个进位输入（214），一个进位输出（216）和一可转印通过输出（218），其特征在于，通过在加法器块的进位输出通（218）的信号是可显示的那个einÜbertrag通过加法器块。取决于加法器的进位输出通，用于供给加法器的时钟发生器被减缓与处理操作数。用于可变显著位的治疗是用于在加法器块，其加法器模块（206）确定至少显著Biteines设置操作数要被减去，提供了一种装置（224）。被提供，进一步包括用于去激活的一个或多个加法器块进位通输出装置（222），其被设置用于相对于所述加法器块，其中，所述操作数的至少显著位zusubtrahierenden，低级位数。最后，配置有装置（230），用于提供一个进位（CIN）到加法器，其中，所述操作数的至少显著位要被减去的是进位输入。这确保了位导致仍低于操作数既不人工恐慌信号的至少显著位扭曲减法。

3. 发明申请

WO01090881A2 ASYNCHRONOUS COMPLETION PREDICTION 审中-公开
标题翻译：异步完成预测
公开(公告)号：WO01090881A2
公开(公告)日：2001-11-29
申请号：PCT/US2001/017271
申请日：2001-05-25
IPC分类号： G06F7/50 , G06F7/505 , G06F9/38
CPC分类号： G06F7/5052 , G06F9/3871
摘要： A stage of a multi-stage, self-timed datapath circuit calculates one or more data outputs as a function of one or more data inputs. Data outputs are calculated by multiple logical elements that operate simultaneously and produce internal results as inputs to other logical elements within a stage. An internal completion signal generator detects completion of a predetermined set of the internal results calculation and, in response, generates an completion signal for each internal result detected. A done signal generator receives the completion signals and, in response to one or more preselected combinations of the completion signals, provides a done signal. The done signal is generated with a predetermined delay such that the delay is at least as long as a time it takes for the stage to calculate a final result.
摘要翻译：多级自定时数据路径电路的一级根据一个或多个数据输入来计算一个或多个数据输出。数据输出由同时操作的多个逻辑元素计算，并产生内部结果作为阶段内其他逻辑元素的输入。内部完成信号发生器检测内部结果计算的预定集合的完成，并且作为响应，针对检测到的每个内部结果生成完成信号。完成信号发生器接收完成信号，并且响应于完成信号的一个或多个预选组合提供完成信号。以预定的延迟生成完成信号，使得延迟至少等于阶段计算最终结果所需的时间。

4. 发明申请

WO99044329A3 ENCRYPTION PROCESSOR WITH SHARED MEMORY INTERCONNECT 审中-公开
标题翻译：具有共享内存互连的加密处理器
公开(公告)号：WO99044329A3
公开(公告)日：2000-03-02
申请号：PCT/CA1999/000176
申请日：1999-02-26
IPC分类号： G06F13/36 , G06F7/50 , G06F7/52 , G06F7/72 , G09C1/00 , H04L9/00 , H04L9/06 , H04L9/30 , G06F15/80
CPC分类号： G06F7/5324 , G06F7/49931 , G06F7/5052 , G06F7/72 , G06F7/722 , G06F2207/382 , G06F2207/3828 , H04L9/14 , H04L2209/125
摘要： An encryption chip is programmable to process a variety of secret key and public key encryption algorithms. The chip includes a pipeline of processing elements, each of which can process a round within a secret key algorithm. Data is transferred between the processing elements through dual port memories. A central processing unit allows for processing of very wide data words from global memory in single cycle operations. An adder circuit is simplified by using plural relatively small adder circuits with sums and carries looped back in plural cycles. Multiplier circuitry can be shared between the processing elements and the central processor by adapting the smaller processing element multipliers for concatenation as a very wide central processor multiplier.
摘要翻译：加密芯片是可编程的，用于处理各种秘密密钥和公钥加密算法。该芯片包括处理元件的流水线，每个处理元件可以在秘密密钥算法内处理一轮。通过双端口存储器在处理元件之间传送数据。中央处理单元允许在单周期操作中处理来自全局存储器的非常宽的数据字。通过使用多个具有和的相对较小的加法器电路来简化加法器电路，并以多个周期进行循环。乘法器电路可以通过将较小的处理单元乘法器适配为级联，作为非常宽的中央处理器乘法器而在处理元件和中央处理器之间共享。

5. 发明申请

WO1992021083A1 NULL CONVENTION SPEED INDEPENDENT LOGIC 审中-公开
标题翻译： NULL公约速度独立逻辑
公开(公告)号：WO1992021083A1
公开(公告)日：1992-11-26
申请号：PCT/US1992004132
申请日：1992-05-15
申请人： THESEUS RESEARCH INC.
发明人： THESEUS RESEARCH INC. , FANT, Karl, M. , BRANDT, Scott, A.
IPC分类号： G06F01/00
CPC分类号： G06F7/502 , G06F7/00 , G06F7/5052 , G06F11/085 , G06F2207/4822 , H03K19/0813 , H03K19/096 , H03K19/23 , H03M5/02 , H03M5/16
摘要： An information processing system comprising at least one information processing unit (A, B). The information processing unit has at least one information processing member which resolves allowed values. Allowed values include at least one data value and at least one non-data value. At least one non-data value is a null value. The system further comprises a plurality of information transmission elements (OA, NA) for transmitting values to and from the information processing unit (A) and the information processing member.
摘要翻译：一种信息处理系统，包括至少一个信息处理单元（A，B）。信息处理单元具有至少一个解决允许值的信息处理部件。允许的值包括至少一个数据值和至少一个非数据值。至少一个非数据值是空值。该系统还包括用于向信息处理单元（A）和信息处理单元（A）发送值的多个信息传输元件（OA，NA）。

6. 发明申请

WO2003085499A1 RECHENWERK UND VERFAHREN ZUM ADDIEREN 审中-公开
标题翻译：处理单元和方法ADD
公开(公告)号：WO2003085499A1
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003402
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/08
CPC分类号： G06F7/5052
摘要： Ein Rechenwerk umfaßt mehrere Addiererblöcke (10, 12, 14) mit Einzeladdierern, einen Taktgenerator (52) und eine Steuerein-richtung (50). Jedem Addiererblock ist eineÜbertrag-Durchlaufeinrichtung (26, 28, 30) zugeordnet, die bestimmt, ob ein Übertrag einenentsprechenden Addiererblock vollständig durchläuft. Wird bestimmt, daß ein Übertragkeinen Addiererblock durchläuft, so wird das Rechenwerk mit einer Taktperiode getaktet, die ausreichend ist, daß ein Übertrag einen Addiererblock nahezu vollständig durchlaufenkann und zumindest einen Teil eines vorausgehenden Addiererblocks durchlaufen kann. Wird bestimmt, daß ein Übertrag einen Addiererblock vollständig durchläuft, wird einPanik-Signal (260, 280, 300) erzeugt. Der Addierertakt wird verlangsamt, so daß die Takt-periode so groß ist, daß der Übertrag zusätzlich einen weite-ren Addiererblock vollständig durchlaufen kann. Erst im Falle von Panik-Signalen zweier benachbarter Addiererblöcke wird das Rechenwerk so stark verlangsamt, daß ein Übertrag von derniederstwertigen Stelle des Rechenwerks bis zur höchstwerti-gen Stelle des Rechenwerks laufen kann. Damit wird erreicht, daß die Blocklänge verkürzt wird, was in einemhöheren Normaltakt und bei Panik in einem nur leicht reduzierten Addierertakt resultiert.
摘要翻译：一种算术单元，包括多个加法器块（10，12，14）配有Einzeladdierern，一个时钟发生器（52）和一个Steuerein方向（50）的。每个加法器是进位通手段与该相关联的（26，28，30）确定的进位是否通过相应的加法器块完全通过。确定进位没有经过加法器块，所述运算单元被计时的时钟周期，其足以穿过罐的加法器的进位几乎完全和至少能够通过前一加法器的一部分。确定进位通过加法器块完全通过，是产生einPanik信号（300 260，280，）。所述Addierertakt减小，使得时钟周期是如此之大，转印也可以完全通过宽仁加法器。仅在两个相邻的加法器块的恐慌信号的情况下，计算单元是如此大大延迟该derniederstwertigen代替计算单元中的转移可以运行多达höchstwerti基因代替计算单元。这确保了块长度变短，从而导致在仅稍微减小Addierertakt更高正常时钟和恐慌得以实现。

7. 发明申请

WO2003040911A2 CARTE D'ACCELERATION DE TRAITEMENT CRYPTOGRAPHIQUE 审中-公开
标题翻译：图形处理加速板
公开(公告)号：WO2003040911A2
公开(公告)日：2003-05-15
申请号：PCT/FR2002/002036
申请日：2002-06-13
申请人： ZENCOD S.A.
IPC分类号： G06F9/00
CPC分类号： G06F7/5052 , G06F7/506 , G06F7/72
摘要： La présente invention concerne une carte d'accélération de traitement cryptographique par l'algorithme à clé publique RSA, reposant sur l'accéleration du clacul d'exponentielles en arithmétique modulaire. Cette implémentation utilise une méthode et une architecture originale pour le calcul de l'exponentielle, comprenant: 1) un étage additionneur basée sur un système de décalages et d'additions; 2) un étage Multiplieur dérivé de l'algorithme de (Montgomery); 3) un étage exponentiateur.
摘要翻译：本发明涉及一种使用RSA公开密钥算法进行加密处理的加速板，该算法涉及模幂运算中的指数运算加速。本发明的实现采用用于指数计算的方法和原始架构，包括：1）基于移位和相加系统的加法器级; 2）从算法（蒙哥马利）得出的乘数阶段; 和3）指数递增步骤。

8. 发明申请

WO9944329A2 ENCRYPTION PROCESSOR WITH SHARED MEMORY INTERCONNECT 审中-公开
标题翻译：具有共享内存互连的加密处理器
公开(公告)号：WO9944329A2
公开(公告)日：1999-09-02
申请号：PCT/CA9900176
申请日：1999-02-26
申请人： MOSAID TECHNOLOGIES INC
发明人： JONES DAVID E , O'CONNELL CORMAC M
IPC分类号： G06F13/36 , G06F7/50 , G06F7/52 , G06F7/72 , G09C1/00 , H04L9/00 , H04L9/06 , H04L9/30
CPC分类号： G06F7/5324 , G06F7/49931 , G06F7/5052 , G06F7/72 , G06F7/722 , G06F2207/382 , G06F2207/3828 , H04L9/14 , H04L2209/125
摘要： An encryption chip is programmable to process a variety of secret key and public key encryption algorithms. The chip includes a pipeline of processing elements, each of which can process a round within a secret key algorithm. Data is transferred between the processing elements through dual port memories. A central processing unit allows for processing of very wide data words from global memory in single cycle operations. An adder circuit is simplified by using plural relatively small adder circuits with sums and carries looped back in plural cycles. Multiplier circuitry can be shared between the processing elements and the central processor by adapting the smaller processing element multipliers for concatenation as a very wide central processor multiplier.
摘要翻译：加密芯片是可编程的，用于处理各种秘密密钥和公钥加密算法。该芯片包括处理元件的流水线，每个处理元件可以在秘密密钥算法内处理一轮。通过双端口存储器在处理元件之间传送数据。中央处理单元允许在单周期操作中处理来自全局存储器的非常宽的数据字。通过使用多个具有和的相对较小的加法器电路来简化加法器电路，并在多个周期中循环运行。乘法器电路可以通过将较小的处理单元乘法器适配为级联，作为非常宽的中央处理器乘法器，在处理元件和中央处理器之间共享。

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