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1. 发明申请

WO2017113128A1 一种CPU及多CPU系统管理方法审中-公开
公开(公告)号：WO2017113128A1
公开(公告)日：2017-07-06
申请号：PCT/CN2015/099589
申请日：2015-12-29
申请人：华为技术有限公司
发明人：刘钢 , 陈奔 , 曹礼伟
IPC分类号： G06F15/173
CPC分类号： G06F15/8023 , G06F15/173 , G06F15/17343
摘要：一种多CPU系统，包括：至少两个高速互联协议QPI域(23,24,25)、第一节点控制器NC组(21)以及第二节点控制器NC组(22)，根据CPU的路由配置，至少存在一个CPU(231,232)可以通过第一NC组(21)访问其他QPI域中的CPU；至少存在一个CPU(231,232)可以通过第二NC组(22)访问其他QPI域中的CPU。按照这种拓扑，可以在对系统影响较小的情况下，实现对NC的热插拔。

2. 发明申请

WO2014209406A1 ON-CHIP MESH INTERCONNECT 审中-公开
标题翻译：芯片间网互连
公开(公告)号：WO2014209406A1
公开(公告)日：2014-12-31
申请号：PCT/US2013/048800
申请日：2013-06-29
申请人： INTEL CORPORATION , LIU, Yen-Cheng , HORIHAN, Jason W. , GANAPATHY, Krishnakumar , OGRAS, Umit Y. , CHU, Allen W. , SRINIVASA, Ganapati N.
发明人： LIU, Yen-Cheng , HORIHAN, Jason W. , GANAPATHY, Krishnakumar , OGRAS, Umit Y. , CHU, Allen W. , SRINIVASA, Ganapati N.
IPC分类号： G06F9/28 , G06F9/30 , G06F9/38
CPC分类号： G06F13/4031 , G06F15/17381 , G06F15/8023
摘要： A particular message is received at a first ring stop connected to a first ring of a mesh interconnect including a plurality of rings oriented in a first direction and a plurality of rings oriented in a second direction substantially orthogonal to the first direction. The particular message is injected on a second ring of the mesh interconnect. The first ring is oriented in the first direction, the second ring is oriented in the second direction, and the particular message is to be forwarded on the second ring to another ring stop of a destination component connected to the second ring.
摘要翻译：在第一环路停止处接收特定的消息，该第一环路停止件连接到包括在第一方向上定向的多个环的网状互连的第一环和沿与第一方向大致正交的第二方向定向的多个环。特定的消息被注入网状互连的第二个环上。第一环在第一方向上定向，第二环在第二方向上定向，并且特定消息将在第二环上转发到连接到第二环的目的地组件的另一个环形停止。

3. 发明申请

WO2014108749A1 Data processor and method for data processing 审中-公开
标题翻译：数据处理器和数据处理方法
公开(公告)号：WO2014108749A1
公开(公告)日：2014-07-17
申请号：PCT/IB2013/050220
申请日：2013-01-10
申请人： FREESCALE SEMICONDUCTOR, INC. , BARAK, Itzhak , AMIR, Aviram , BEN ZEEV, Eliezer
发明人： BARAK, Itzhak , AMIR, Aviram , BEN ZEEV, Eliezer
IPC分类号： G06F9/06 , G06F9/30 , G06F12/00
CPC分类号： G06F15/8023 , G06F7/764 , G06F9/3001 , G06F9/30032 , G06F9/30036 , G06F9/30098 , G06F9/30109 , G06F15/8061
摘要： A integrated circuit device has at least one instruction processing module (100) arranged for executing vector data processing upon receipt of a respective one of a set of data processing instructions (130). The data processing instructions include at least one matrix processing instruction for processing elements of a matrix. The elements of rows of the matrix are stored in a set of registers (110), and the instruction processing module comprising an accessing unit (120, 120') for accessing selected elements of the matrix, which selected elements are non- sequentially located according to a predetermined pattern across multiple registers of the set of registers, the accessing enabling respective processing lanes to write or read different registers. Advantageously elements in columns of a matrix can efficiently be processed.
摘要翻译：集成电路装置具有至少一个指令处理模块（100），用于在接收到一组数据处理指令（130）中的相应一个时执行向量数据处理。数据处理指令包括用于处理矩阵元素的至少一个矩阵处理指令。矩阵的行的元素被存储在一组寄存器（110）中，并且指令处理模块包括用于访问矩阵的所选元素的访问单元（120,120'），所选择的元素根据到该组寄存器的多个寄存器的预定模式，该访问使得相应的处理通道能够写入或读取不同的寄存器。有利的是，可以有效地处理矩阵列中的元素。

4. 发明申请

WO2009098521A2 SELF-REPAIRING ELECTRONIC DATA SYSTEM 审中-公开
标题翻译：自我修复电子数据系统
公开(公告)号：WO2009098521A2
公开(公告)日：2009-08-13
申请号：PCT/GB2009050125
申请日：2009-02-09
申请人： UNIV DURHAM , JONES DAVID HUW , PURVIS ALAN , MCWILLIAM RICHARD PETER
发明人： JONES DAVID HUW , PURVIS ALAN , MCWILLIAM RICHARD PETER
IPC分类号： G06F15/80 , G06F11/00
CPC分类号： G06F11/08 , G06F15/7867 , G06F15/8023
摘要： An array of logic devices capable of self-determining the program, inputs and outputs from configuration information provided by its nearest neighbours. The rules used by each device to self-determine its behaviour are identical to those of every other device in the array. This facilitates the development of robust array configurations and robust behaviour of the device as a whole. This system's logic devices utilize three shift-registers, two are programmed before operation, the third is programmed on-the- fly by the other two. This facilitates a fast response to changes in the performance of the array in the event of partial dynamic or static failures of the array. An iterative design algorithm for the array ensures optimum use of the resources of the array.
摘要翻译：能够自行确定程序的逻辑设备阵列，由其最邻近的邻居提供的配置信息的输入和输出。每个设备用于自行确定其行为的规则与阵列中每个其他设备的规则相同。这有助于开发强大的阵列配置和整个设备的鲁棒性能。该系统的逻辑器件使用三个移位寄存器，两个在操作之前编程，第三个是由另外两个寄存器编程的。这有助于在阵列的部分动态或静态故障的情况下快速响应阵列性能的变化。该阵列的迭代设计算法确保了数组资源的最佳使用。

5. 发明申请

WO2007098024A3 ALLOCATION OF RESOURCES AMONG AN ARRAY OF COMPUTERS 审中-公开
标题翻译：计算机阵列资源分配
公开(公告)号：WO2007098024A3
公开(公告)日：2008-12-31
申请号：PCT/US2007004081
申请日：2007-02-16
申请人： VNS PORTFOLIO LLC , MOORE CHARLES H
发明人： MOORE CHARLES H
IPC分类号： G06F15/00
CPC分类号： G06F15/8023 , G06F9/321 , G06F9/325
摘要： A computer array (10) has a plurality of computers (12). The computers (12) communicate directly with neighbor computers and indirectly with other computers in the array. The computers pass data words that include data and/or instructions. As many as 4 instructions can be included in one 18 bit data word. Since four instructions are communicated at a time it is possible to communicate an entire micro-loop made up of as many as four instructions. The computers of the present invention can execute instruction directly from their input registers.
摘要翻译：计算机阵列（10）具有多个计算机（12）。计算机（12）与邻近计算机直接通信，并与阵列中的其他计算机间接通信。计算机传递包括数据和/或指令的数据字。一个18位数据字中可以包含多达4条指令。由于一次通信四个指令，所以可以传达由多达四个指令组成的整个微环路。本发明的计算机可以直接从其输入寄存器执行指令。

6. 发明申请

WO2007117414A2 METHOD AND APPARATUS FOR OPERATING COMPUTER PROCESSOR ARRAY 审中-公开
标题翻译：用于操作计算机处理器阵列的方法和装置
公开(公告)号：WO2007117414A2
公开(公告)日：2007-10-18
申请号：PCT/US2007/008235
申请日：2007-03-30
申请人： TECHNOLOGY PROPERTIES LIMITED , MOORE, Charles, H. , RIBLE, John, W. , FOX, Jeffrey, Arthur
发明人： MOORE, Charles, H. , RIBLE, John, W. , FOX, Jeffrey, Arthur
IPC分类号： G06F9/40
CPC分类号： G06F15/8023 , G06F9/5066 , G06F9/547
摘要： A computer array (10) has a plurality of computers (12) for accomplishing a larger task that is divided into smaller tasks, each of the smaller tasks being assigned to one or more of the computers (12). Each of the computers (12) may be configured for specific functions and individual input/output circuits (26) associated with exterior computers (12) are specifically adapted for particular input/output functions. An example of 24 computers (12) arranged in the computer array (10) has a centralized computational core (34) with the computers (12) nearer the edge of the die (14) being configured for input and/or output. Mechanisms are described for communications between computers (12) and the outside environment.
摘要翻译：计算机阵列（10）具有用于完成更大任务的多个计算机（12），其被划分成较小的任务，每个较小的任务分配给一个或多个计算机（12）。每个计算机（12）可以被配置为用于特定功能，并且与外部计算机（12）相关联的各个输入/输出电路（26）特别适用于特定的输入/输出功能。布置在计算机阵列（10）中的24台计算机（12）的示例具有集中式计算核心（34），其中靠近管芯（14）边缘的计算机（12）被配置为用于输入和/或输出。描述了用于计算机（12）和外部环境之间的通信的机制。

7. 发明申请

WO2005045692A2 DATA PROCESSING DEVICE AND METHOD 审中-公开
标题翻译：数据处理装置和方法
公开(公告)号：WO2005045692A2
公开(公告)日：2005-05-19
申请号：PCT/EP2004009640
申请日：2004-08-30
申请人： PACT XPP TECHNOLOGIES AG , VORBACH MARTIN , THOMAS ALEXANDER
发明人： VORBACH MARTIN , THOMAS ALEXANDER
IPC分类号： G06F15/78 , G06F15/80 , G06F15/76
CPC分类号： G06F15/8023 , G06F9/3885 , G06F9/3897 , G06F15/173 , G06F15/17343 , G06F15/17381 , G06F15/7867 , G06F15/80 , G06F15/803 , Y02D10/12 , Y02D10/13
摘要： A data processing device comprising a multidimensional array of coarse grained logic elements processing data and operating at a first clock rate and communicating with one another and/or other elements via busses and/or communication lines operated at a second clock rate is disclosed, wherein the first clock rate is higher than the second and wherein the coarse grained logic elements comprise storage means for storing data needed to be processed.
摘要翻译：公开了一种数据处理设备，其包括处理数据并以第一时钟速率操作并且经由总线和/或以第二时钟速率操作的通信线路彼此和/或其他元件进行通信的粗粒度逻辑元件的多维阵列，其中，第一时钟速率高于第二时钟速率，并且其中粗粒度逻辑元件包括用于存储需要处理的数据的存储装置。

8. 发明申请

WO2004025734A9 INTERCONNECTION ARCHITECTURE AND METHOD OF ASSESSING INTERCONNECTION ARCHITECTURE 审中-公开
标题翻译：互连架构和评估互连架构的方法
公开(公告)号：WO2004025734A9
公开(公告)日：2004-04-29
申请号：PCT/US0328620
申请日：2003-09-09
申请人： UNIV CALIFORNIA , CHENG CHUNG-KUAN , CHEN HONGYU , YAO BO , GRAHAM RONALD , CHENG ESTHER Y
发明人： CHENG CHUNG-KUAN , CHEN HONGYU , YAO BO , GRAHAM RONALD , CHENG ESTHER Y
IPC分类号： G06F15/80 , G06F17/50 , H01L23/528 , H01L29/76 , H01L21/44
CPC分类号： G06F17/5077 , G06F15/8023 , H01L23/528 , H01L27/0203 , H01L2924/0002 , H01L2924/00
摘要： A multi-celled chip 100. The chip includes a plurality of hexagonal cells 104 arranged in an array 102. A plurality of interconnects including Y's 108 connect the cells in clusters 106 of three cells each, so that each of the cells is interconnected.
摘要翻译：多芯片芯片100.芯片包括布置在阵列102中的多个六边形单元104.包括Y108的多个互连连接三个单元的簇106中的单元，使得每个单元互连。

9. 发明申请

WO03103015A2 RECONFIGURABLE INTEGRATED CIRCUIT 审中-公开
标题翻译：可重构集成电路
公开(公告)号：WO03103015A2
公开(公告)日：2003-12-11
申请号：PCT/IB0302198
申请日：2003-05-21
申请人： KONINKL PHILIPS ELECTRONICS NV , DE OLIVEIRA KASTRUP PEREIRA BE
发明人： DE OLIVEIRA KASTRUP PEREIRA BE
IPC分类号： G06F9/38 , G06F15/80 , H01L21/82 , H01L21/822 , H01L27/04 , H03K19/177 , H01L
CPC分类号： G06F15/8023
摘要： The present invention describes an integrated circuit (100) having a processor that consists of a plurality of identical, or at least very similar, processing elements (120) organized in a regular grid. Each processing element (120) is capable of executing the desired functionality of the processor. The processing elements (120) are interconnected by a configurable interconnection network (140) and are controlled by a program sequencing issuing device (160) capable of handling exceptions in the instruction flow through the processing elements (120). Consequently, the integrated circuit (100) can be easily redesigned, thus reducing design effort and time-to-market for such architectures.
摘要翻译：本发明描述了一种具有处理器的集成电路（100），该处理器由以规则网格组织的多个相同或至少非常相似的处理元件（120）组成。每个处理元件（120）能够执行处理器的所需功能。处理元件（120）通过可配置互连网络（140）互连，并且由能够处理通过处理元件（120）的指令流中的异常的程序排序发布设备（160）来控制。因此，可以容易地重新设计集成电路（100），从而减少这种架构的设计工作和上市时间。

10. 发明申请

WO0175636A2 HYPERCOMPUTER 审中-公开
标题翻译：超计算机
公开(公告)号：WO0175636A2
公开(公告)日：2001-10-11
申请号：PCT/US0008772
申请日：2000-05-15
申请人： STAR BRIDGE SYSTEMS INC , GILSON KENT
发明人： GILSON KENT
IPC分类号： G06F15/173 , G06F15/177 , G06F15/80
CPC分类号： G06F15/8023
摘要： A computer system comprising a first block which includes multiple processing subsystem, a second block which includes multiple processing subsystem, a third block which includes multiple processing subsystem, a fourth block which includes multiple processing subsystem, a first communication and processing subsystem that interconnects subsystem of the first and second blocks, a second communication and processing subsystem that interconnects subsystem of the third and fourth blocks, a third communication and processing subsystem that interconnects subsystem of the first and fourth blocks; and a fourth communication and processing subsystem that interconnects subsystem of the second and third blocks, wherein respective subsystem includes respective processing elements and a respective communication and processing unit interconnecting the respective processing elements.
摘要翻译：一种计算机系统，包括包括多个处理子系统的第一块，包括多个处理子系统的第二块，包括多个处理子系统的第三块，包括多个处理子系统的第四块，第一通信和处理子系统，所述第一和第二块，连接所述第三和第四块的子系统的第二通信和处理子系统，连接所述第一和第四块的子系统的第三通信和处理子系统; 以及第四通信和处理子系统，其互连第二和第三块的子系统，其中相应的子系统包括相应的处理元件和互连各个处理元件的相应的通信和处理单元。

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