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1. 发明申请

WO2010080644A2 PARALLEL, PIPELINED, INTEGRATED-CIRCUIT IMPLEMENTATION OF A COMPUTATIONAL ENGINE 审中-公开
标题翻译：并行，管道，计算机的综合电路实现
公开(公告)号：WO2010080644A2
公开(公告)日：2010-07-15
申请号：PCT/US2009/068960
申请日：2009-12-21
申请人： MAXIM INTEGRATED PRODUCTS, INC.
发明人： RUBINSTEIN, Jorge , ROOYAKKERS, Albert
IPC分类号： G06F15/167 , G06F15/16 , G06F12/08 , G06F15/78
CPC分类号： G06F15/8015 , H04N19/105 , H04N19/11 , H04N19/13 , H04N19/423 , H04N19/436 , H04N19/523 , H04N19/61
摘要： Embodiments of the present invention are directed to parallel, pipelined, integrated-circuit implementations of computational engines designed to solve complex computational problems. One embodiment of the present invention is a family of video encoders and decoders ("codecs") that can be incorporated within cameras, cell phones, and other electronic devices for encoding raw video signals into compressed video signals for storage and transmission, and for decoding compressed video signals into raw video signals for output to display devices. A highly parallel, pipelined, special-purpose integrated-circuit implementation of a particular video codec provides, according to embodiments of the present invention, a cost-effective video-codec computational engine that provides an extremely large computational bandwidth with relatively low power consumption and low-latency for decompression and compression of compressed video signals and raw video signals, respectively.
摘要翻译：本发明的实施例涉及旨在解决复杂计算问题的计算引擎的并行流水线集成电路实现。本发明的一个实施例是一系列视频编码器和解码器（“编解码器”），其可以并入到用于将原始视频信号编码成用于存储和传输的压缩视频信号的相机，蜂窝电话和其他电子设备中，并且用于解码将压缩的视频信号转换为原始视频信号，以输出到显示设备。根据本发明的实施例，特定视频编解码器的高度并行，流水线的专用集成电路实现提供了一种经济有效的视频编解码器计算引擎，其提供具有相对较低功耗的极大计算带宽，低延迟分别用于压缩视频信号和原始视频信号的解压缩和压缩。

2. 发明申请

WO2009033630A1 LOGIC CHIP, LOGIC SYSTEM AND METHOD FOR DESIGNING A LOGIC CHIP 审中-公开
标题翻译：逻辑芯片，逻辑系统和设计逻辑芯片的方法
公开(公告)号：WO2009033630A1
公开(公告)日：2009-03-19
申请号：PCT/EP2008/007342
申请日：2008-09-08
申请人： FRIEDRICH-ALEXANDER-UNIVERSITÄT ERLANGEN-NÜRNBERG , KOCH, Dirk , STEICHERT, Thilo , HAUBELT, Christian , TEICH, Jürgen
发明人： KOCH, Dirk , STEICHERT, Thilo , HAUBELT, Christian , TEICH, Jürgen
IPC分类号： H03K19/177
CPC分类号： G06F15/7867 , G06F15/8015 , G06F17/5054 , H03K19/17736 , H03K19/17748 , H03K19/17796
摘要： A logic chip (1200) comprises a plurality of individually addressable resource blocks (1210, 1220) each of the resource blocks (1210, 1220) comprising logic circuitry (1216, 1226), and a communication bar (1212, 1222) extending across a plurality of the individually addressable resource blocks (1210, 1220). The communication bar comprises a plurality of communication bar segments (1212, 1222) associated with the resource slots (1210, 1220). The communication bar segments (1210, 1222) of the individually addressable resource blocks comprise identical interface locations (1214a, 1214b, 1224a, 1224b) with respect to boundaries of the resource blocks (1210, 1220), such that an input interface location (1214a) of a first resource block (1210) matches an output interface location (1224) of an adjacent second resource block (1220). At least one of the individually addressable resource blocks (1210; 1220) comprises a bypass segment (1212) of the communication bar. At least one of the individually addressable resource blocks (1210, 1220) comprises an access segment (1222) of the communication bar. The access segment (1222) comprises an access structure (1228) inserted between a first communication bar interface location (1224a) and a second communication bar interface location (1224b), to allow for a read access or a write access or a combined read/write access to the communication bar.
摘要翻译：逻辑芯片（1200）包括多个可单独寻址的资源块（1210,1220），每个资源块（1210,1220）包括逻辑电路（1216,1226），以及通过横跨多个可单独寻址的资源块（1210,1220）。通信条包括与资源槽（1210,1220）相关联的多个通信条段（1212,1222）。可单独寻址的资源块的通信条段（1210,1222）相对于资源块（1210,1220）的边界包括相同的接口位置（1214a，1214b，1224a，1224b），使得输入接口位置（1214a ）与第二资源块（1220）的输出接口位置（1224）匹配。可单独寻址的资源块（1210; 1220）中的至少一个包括通信条的旁路段（1212）。可单独寻址的资源块（1210,1220）中的至少一个包括通信条的访问段（1222）。访问段（1222）包括插入在第一通信条接口位置（1224a）和第二通信条接口位置（1224b）之间的访问结构（1228），以允许读取访问或写访问或组合读/ 写访问通信栏。

3. 发明申请

WO2009000880A1 DISPOSITIF D'ADRESSAGE POUR PROCESSEUR PARALLELE 审中-公开
标题翻译：寻址并行处理器的设备
公开(公告)号：WO2009000880A1
公开(公告)日：2008-12-31
申请号：PCT/EP2008/058141
申请日：2008-06-26
申请人： THALES , GAILLAT, Gérard
发明人： GAILLAT, Gérard
IPC分类号： G06F15/80 , G06F9/34
CPC分类号： G06F9/34 , G06F15/8015
摘要： L'invention concerne un processeur parallèle qui comprend des processeurs élémentaires (3) disposés selon une topologie avec une position déterminée au sein de cette topologie et aptes à exécuter simultanément une même instruction sur des données différentes, l'instruction portant sur au moins un opérande et/ou fournissant au moins un résultat. L'instruction comprend pour chaque opérande et/ou chaque résultat, des informations relatives à la position d'un champ d'action au sein d'une structure de données de type tableau de dimension M, et le processeur parallèle comprend des moyens (41, 42, 43) de calcul de l'adresse de chaque opérande et/ou chaque résultat au sein de chaque processeur élémentaire, en fonction de la position du champ d'action et de la position du processeur élémentaire au sein de la topologie.
摘要翻译：本发明涉及一种并行处理器，它包括基本处理器（3），该基本处理器（3）根据具有所述拓扑内的预定位置的给定拓扑结构排列，并且能够同时执行不同数据上的单个指令，所述指令与至少一个操作数和/或提供至少一个结果。该指令包括相对于表类型的数据结构中的动作区域的位置和尺寸M的每个操作数和/或每个结果信息，并且并行处理器包括用于计算所述表格类型的装置（41,42,43）取决于动作场所的位置以及基本处理器在拓扑内的位置，每个基本处理器内的每个操作数的地址和/或每个结果。

4. 发明申请

WO2007098025A2 COMPUTER SYSTEM WITH INCREASED OPERATING EFFICIENCY 审中-公开
标题翻译：具有提高运行效率的计算机系统
公开(公告)号：WO2007098025A2
公开(公告)日：2007-08-30
申请号：PCT/US2007004082
申请日：2007-02-16
申请人： TECHNOLOGY PROPERTIES LTD , MOORE CHARLES H , FOX JEFFREY ARTHUR , RIBLE JOHN W
发明人： MOORE CHARLES H , FOX JEFFREY ARTHUR , RIBLE JOHN W
IPC分类号： G06F15/16
CPC分类号： G06F15/8015
摘要： A microprocessor system in which an array of processors communicates more efficiently through the use of a worker mode function. Processors that are not currently executing code remain in an inactive but alert state until a task is sent to them by an adjacent processor. Processors can also be programmed to temporarily suspend a task to check for incoming tasks or messages.
摘要翻译：一种微处理器系统，其中处理器阵列通过使用工作模式功能更有效地进行通信。当前不执行代码的处理器保持处于非活动状态，但是在相邻处理器发送任务之前，该状态保持不活动状态。处理器也可以编程为暂时挂起任务以检查传入的任务或消息。

5. 发明申请

WO2007029169A3 PROCESSOR ARRAY WITH SEPARATE SERIAL MODULE 审中-公开
标题翻译：处理器阵列与单独的串行模块
公开(公告)号：WO2007029169A3
公开(公告)日：2007-07-05
申请号：PCT/IB2006053102
申请日：2006-09-04
申请人： KONINKL PHILIPS ELECTRONICS NV , KLEIHORST RICHARD P , ABBO ANTENEH A , CHOUDHARY VISHAL
发明人： KLEIHORST RICHARD P , ABBO ANTENEH A , CHOUDHARY VISHAL
IPC分类号： G06F15/80
CPC分类号： G06F15/8015
摘要： A processor array has processor elements (2) and a memory (4), connected in parallel to the accessible in parallel by the processor elements (2). A separate serial module (30) provides additional functionality for example in the form of a look up table module (30). The serial module (3) processes lines of data input to the module (30) serially. Processing can continue in the processor elements (2) in parallel using suitable programming steps.
摘要翻译：处理器阵列具有并行连接到由处理器元件（2）并行访问的处理器元件（2）和存储器（4）。单独的串行模块（30）提供例如以查询表模块（30）的形式的附加功能。串行模块（3）串行地输入到模块（30）的数据行。处理可以在处理器元件（2）中并行使用合适的编程步骤继续进行。

6. 发明申请

WO2007058883A1 APPARATUS AND METHOD FOR AN INTERFACE ARCHITECTURE FOR FLEXIBLE AND EXTENSIBLE MEDIA PROCESSING 审中-公开
标题翻译：用于柔性和可扩展介质处理的界面结构的装置和方法
公开(公告)号：WO2007058883A1
公开(公告)日：2007-05-24
申请号：PCT/US2006/043630
申请日：2006-11-08
申请人： INTEL CORPORATION , STOLT, Patrick, F.
发明人： STOLT, Patrick, F.
IPC分类号： G06T1/20
CPC分类号： G06F15/76 , G06F15/8015 , G06T1/20
摘要： A method and apparatus for an interface architecture for flexible and extensible media processing. In one embodiment, the apparatus may include on-chip interconnection logic, such as, for example, a crossbar. The apparatus, which in one embodiment is a chipset, may include at least one on-chip, functional unit, which is coupled to the interconnection logic. The at least one functional unit to operate as media processing stage of a media processing pipeline, hi one embodiment, the apparatus may further include an on-chip controller to enable at least one selected off-chip functional unit to operate as a media processing stage of the media processing pipeline. Accordingly, in one embodiment, the chipset may provide an internal media processing pipeline, which may be expanded, reduced or modified by the inclusion of at least one off-chip media processing stage. Other embodiments are described and claimed.
摘要翻译：一种用于灵活和可扩展媒体处理的接口架构的方法和装置。在一个实施例中，该装置可以包括片上互连逻辑，例如交叉开关。该装置在一个实施例中是芯片组，其可以包括耦合到互连逻辑的至少一个片上功能单元。所述至少一个功能单元用作媒体处理流水线的媒体处理阶段。在一个实施例中，所述装置还可以包括片上控制器，以使至少一个选定的片外功能单元能够作为媒体处理阶段的媒体处理流水线。因此，在一个实施例中，芯片组可以提供内部媒体处理流水线，其可以通过包括至少一个片外媒体处理阶段来扩展，减少或修改。描述和要求保护其他实施例。

7. 发明申请

WO03050640A3 HETEROGENEOUS SYNERGETIC COMPUTING SYSTEM 审中-公开
标题翻译：非均匀协同计算系统
公开(公告)号：WO03050640A3
公开(公告)日：2003-12-31
申请号：PCT/DK0100827
申请日：2001-12-13
申请人： SYNERGESTIC COMPUTING SYSTEMS , STRELTSOV NIKOLAI VICTOROVICH
发明人： STRELTSOV NIKOLAI VICTOROVICH
IPC分类号： G06F15/80 , G06F15/82
CPC分类号： G06F15/8015
摘要： The invention relates to the architecture of high-performance parallel computing systems and discloses a heterogeneous synergetic computing system comprising N functional units and an each-to-each switchboard with L data inputs, M address inputs and M data outputs, with M >=L and one-to-one correspondence between address inputs and data outputs and where at least one of said functional units comprises a control device, an instruction memory and an operational device and having m data inputs, m address outputs and l data outputs, where m
摘要翻译：本发明涉及高性能并行计算系统的体系结构，并且公开了一种异构协同计算系统，该系统包括N个功能单元和具有L个数据输入，M个地址输入和M个数据输出的每个至每个交换机，M≥L 以及地址输入和数据输出之间的一一对应关系，并且其中至少一个所述功能单元包括控制装置，指令存储器和操作装置，并且具有m个数据输入，m个地址输出和l个数据输出，其中m <= M和1≤L。本发明的目的是获得这种并行计算系统的扩展应用领域，通过扩展待处理的数据流并优化硬件需求来增加吞吐量。

8. 发明申请

WO03025782A2 DIGITAL SIGNAL PROCESSOR FOR WIRELESS BASEBAND PROCESSING 审中-公开
标题翻译：用于无线基带处理的数字信号处理器
公开(公告)号：WO03025782A2
公开(公告)日：2003-03-27
申请号：PCT/US0229490
申请日：2002-09-17
申请人： MORPHO TECHNOLOGIES
发明人： MOHEBBI BEHZAD BARJESTEH , KURDAHI FADI JOSEPH
IPC分类号： G06F15/80 , G06F15/76
CPC分类号： G06F15/8015
摘要： A circuit employing an array of reconfigurable.processing elements for wireless baseband processing. The circuit includes a first linear array of reconfigurable processing elements for processing signals from a first channel, and a second linear array of reconfigurable processing elements, coupled in parallel with the first linear array of reconfigurable processing elements, for processing signals from a second channel that is concurrent with the first channel. The circuit also includes a frame buffer array having a number of frame buffers that corresponds to a number of reconfigurable processing elements in the first and second linear arrays of processing elements. A point-to-point data bus is connected between each reconfigurable processor and an associated frame buffer. A shared data bus is connected between the first and second linear arrays of reconfigurable processing elements and the frame buffer array.
摘要翻译：采用无线基带处理的可重配置处理元件阵列的电路。电路包括用于处理来自第一通道的信号的可重构处理元件的第一线性阵列和与可重构处理元件的第一线性阵列并联耦合的可重构处理元件的第二线性阵列，用于处理来自第二通道的信号，与第一个渠道并行。电路还包括帧缓冲器阵列，其具有对应于处理元件的第一和第二线性阵列中的多个可重构处理元件的多个帧缓冲器。点对点数据总线连接在每个可重配置处理器和相关联的帧缓冲器之间。共享数据总线连接在可重配置处理元件的第一和第二线性阵列与帧缓冲器阵列之间。

9. 发明申请

WO2002071240A2 APPARATUS FOR VARIABLE WORD LENGTH COMPUTING IN AN ARRAY PROCESSOR 审中-公开
标题翻译：装置字符长度计算器在阵列处理器中的装置
公开(公告)号：WO2002071240A2
公开(公告)日：2002-09-12
申请号：PCT/CA2002/000279
申请日：2002-03-04
申请人： LUMIC ELECTRONICS, INC. , GIERNALCZYK, Eric , STEWART, Malcolm
发明人： GIERNALCZYK, Eric , STEWART, Malcolm
IPC分类号： G06F15/16
CPC分类号： G06F7/575 , G06F9/30036 , G06F13/1663 , G06F15/17337 , G06F15/17375 , G06F15/8015 , G06F2207/382 , G06F2207/3828
摘要： A computational unit comprises a processor having a plurality of processing elements, each having an arithmetic logic unit, and a controller for controlling the processor elements. The processor can provide a respectivef bit of a multiple bit word to each of the processor elements and enables signals to be transmitted between the arithmetic logic units to enable the units to perform a parallel operation on the bits of the multiple bit word. Extension circuitry is provided for selectively coupling one or more computational units together to combine their parallel processing capability.
摘要翻译：计算单元包括具有多个处理元件的处理器，每个处理元件均具有算术逻辑单元，以及用于控制处理器元件的控制器。处理器可以向每个处理器元件提供多位字的相应位，并且使得能够在算术逻辑单元之间传输信号，以使得单元能够对多位字的位执行并行操作。扩展电路被提供用于选择性地将一个或多个计算单元耦合在一起以组合它们的并行处理能力。

10. 发明申请

WO2002071239A2 DATA PROCESSING APPARATUS AND SYSTEM AND METHOD FOR CONTROLLING MEMORY ACCESS 审中-公开
标题翻译：数据处理设备和控制存储器访问的系统和方法
公开(公告)号：WO2002071239A2
公开(公告)日：2002-09-12
申请号：PCT/CA2002/000278
申请日：2002-03-04
申请人： ATSANA SEMICONDUCTOR CORP. , GIERNALCZYK, Eric , STEWART, Malcom , NITA, Adrian, G. , WONG, Denny , STEWART, Andrew , HO, Tuan , LE, Thinh, M.
发明人： GIERNALCZYK, Eric , STEWART, Malcom , NITA, Adrian, G. , WONG, Denny , STEWART, Andrew , HO, Tuan , LE, Thinh, M.
IPC分类号： G06F13/42
CPC分类号： G06F7/575 , G06F9/30036 , G06F13/1663 , G06F15/17337 , G06F15/17375 , G06F15/8015 , G06F2207/382 , G06F2207/3828
摘要： A data processor comprises a memory having storage elements arranged in columns and a number of column decoders, each having a memory access port. The data processor has a plurality of processing elements, and each of the memory ports is coupleable to at least a respective one of the processor elements, such that each processor element is capable of accessing at least one column of storage elements.
摘要翻译：数据处理器包括具有以列排列的存储元件和多个列解码器的存储器，每个列解码器具有存储器访问端口。数据处理器具有多个处理元件，并且每个存储器端口可耦合到至少相应的一个处理器元件，使得每个处理器元件能够访问至少一列存储元件。

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