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1. 发明申请

WO2007029169A3 PROCESSOR ARRAY WITH SEPARATE SERIAL MODULE 审中-公开
标题翻译：处理器阵列与单独的串行模块
公开(公告)号：WO2007029169A3
公开(公告)日：2007-07-05
申请号：PCT/IB2006053102
申请日：2006-09-04
申请人： KONINKL PHILIPS ELECTRONICS NV , KLEIHORST RICHARD P , ABBO ANTENEH A , CHOUDHARY VISHAL
发明人： KLEIHORST RICHARD P , ABBO ANTENEH A , CHOUDHARY VISHAL
IPC分类号： G06F15/80
CPC分类号： G06F15/8015
摘要： A processor array has processor elements (2) and a memory (4), connected in parallel to the accessible in parallel by the processor elements (2). A separate serial module (30) provides additional functionality for example in the form of a look up table module (30). The serial module (3) processes lines of data input to the module (30) serially. Processing can continue in the processor elements (2) in parallel using suitable programming steps.
摘要翻译：处理器阵列具有并行连接到由处理器元件（2）并行访问的处理器元件（2）和存储器（4）。单独的串行模块（30）提供例如以查询表模块（30）的形式的附加功能。串行模块（3）串行地输入到模块（30）的数据行。处理可以在处理器元件（2）中并行使用合适的编程步骤继续进行。

2. 发明申请

WO2006000929A3 POWER MANAGEMENT 审中-公开
标题翻译：能源管理
公开(公告)号：WO2006000929A3
公开(公告)日：2006-03-30
申请号：PCT/IB2005051875
申请日：2005-06-08
申请人： KONINKL PHILIPS ELECTRONICS NV , ABBO ANTENEH A , CHOUDHARY VISHAL
发明人： ABBO ANTENEH A , CHOUDHARY VISHAL
IPC分类号： G06F1/32
CPC分类号： G06F1/324 , G06F1/3203 , G06F1/3296 , Y02D10/126 , Y02D10/172
摘要： A SIMD processor architecture (2) for processing a stream of data vectors is provided, the architecture comprising a processor array (4) comprising a plurality of processors (PE(0), ,PE(N)), each processor ((PE(0), PE(N)) being adapted to process a data element in each vector, the operation of the processor array (4) being controlled by a local clock signal having a first frequency; a control processor (16) adapted to control the operation of the SIMD processor architecture (2) and generate signals to synchronise the operation of the processor array (4) with the stream of data vectors, the operation of the control processor (16) being controlled by a local clock signal having a second frequency; and power management means (30) for adjusting the frequencies of the local clock signals in response to the synchronisation signals generated by the control processor (16), thereby minimising the power consumption of the SIMD processor architecture (2).
摘要翻译：提供了一种用于处理数据向量流的SIMD处理器架构（2），该架构包括包括多个处理器（PE（0），PE（N））的处理器阵列（4），每个处理器 0），PE（N））适于处理每个向量中的数据元素，处理器阵列（4）的操作由具有第一频率的本地时钟信号控制;控制处理器（16），其适于控制操作SIMD处理器架构（2）并产生信号以使处理器阵列（4）的操作与数据矢量流同步，控制处理器（16）的操作由具有第二频率的本地时钟信号控制 ;以及用于响应于由控制处理器（16）产生的同步信号调整本地时钟信号的频率的功率管理装置（30），从而最小化SIMD处理器体系结构（2）的功耗。

3. 发明申请

WO2007135635A9 INTEGRATED CIRCUIT ARRANGEMENT FOR CARRYING OUT BLOCK AND LINE BASED PROCESSING OF IMAGE DATA 审中-公开
标题翻译：集成电路布局，用于实现块和线性图像处理
公开(公告)号：WO2007135635A9
公开(公告)日：2008-02-14
申请号：PCT/IB2007051882
申请日：2007-05-16
申请人： NXP BV , KLEIHORST RICHARD P , ABBO ANTENEH A , CHOUDHARY VISHAL
发明人： KLEIHORST RICHARD P , ABBO ANTENEH A , CHOUDHARY VISHAL
IPC分类号： G06T1/60 , G06F7/78 , G06F15/80 , G06T1/20 , H04N7/26
CPC分类号： G06F15/8007 , H04N19/423 , H04N19/436 , H04N19/60
摘要： An integrated circuit arrangement has a processor array (2) with processor elements (4) and a memory (6) with memory elements (8) arranged in rows (32) and columns (30). The columns (30) of memory elements (8) are addressed by respective processor elements (4). An input sequencer (14) and feedback path (24) cooperate to reorder input data in the memory (6) to carry out both block and line based processing.
摘要翻译：集成电路装置具有处理器阵列（2），处理器阵列（4）和存储器（6），存储器元件（8）以行（32）和列（30）排列。存储器元件（8）的列（30）由相应的处理器元件（4）寻址。输入定序器（14）和反馈路径（24）协作以重新排列存储器（6）中的输入数据以执行基于块和行的处理。

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