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1. 发明申请

WO2011117156A2 CONTROL COMPUTER SYSTEM, METHOD FOR CONTROLLING A CONTROL COMPUTER SYSTEM, AND USE OF A CONTROL COMPUTER SYSTEM 审中-公开
标题翻译：控制电路系统，控制电路系统的控制方法以及控制计算机系统的使用
公开(公告)号：WO2011117156A2
公开(公告)日：2011-09-29
申请号：PCT/EP2011054144
申请日：2011-03-18
申请人： CONTINENTAL TEVES AG & CO OHG , KABULEPA LUKUSA DIDIER , EHRENBERG THORSTEN , BAUMEISTER DANIEL
发明人： KABULEPA LUKUSA DIDIER , EHRENBERG THORSTEN , BAUMEISTER DANIEL
IPC分类号： G06F11/16
CPC分类号： G06F11/1641 , G06F11/1645 , G06F11/165 , G06F11/203 , G06F11/2035 , G06F11/2043
摘要： The invention relates to a control computer system. The control computer system comprises at least two modules (1001, 1002, 1003, 1004) configured to be redundant to each other; at least one comparator unit (1011, 1012) for monitoring the synchronization state of the at least two redundant modules (1001, 1002, 1003, 1004) and for detecting a synchronization fault; and at least one peripheral unit (1030, 1031,..., 1038). The control computer system further comprises at least one switch matrix (1013) set up for allowing or blocking access to the at least two redundant modules (1001, 1002, 1003, 1004) or access by the at least two redundant modules to the peripheral unit (1030, 1031,..., 1038). A fault handling unit (1080) is set up for receiving signals of the at least one comparator unit (1011, 1012) and to actuate the at least one switching matrix (1013) in order to optionally completely or selectively prevent access to the at least two redundant modules or access by the at least two redundant modules to the peripheral unit.
摘要翻译：它提出了控制计算机系统。控制计算机系统包括至少两个冗余设计的模块（1001,1002,1003,1004）; 至少一个比较单元（1011，1012），用于监视所述至少两个冗余模块（1001，1002，1003，1004）的同步状态和用于检测同步误差的; 和至少一个外围单元（1030,1031，...，1038）。控制计算机系统还包括至少一个开关矩阵（1013），其被设置，获得了至少两个冗余模块（1001，1002，1003，1004），或访问所述至少两个冗余模块到外围单元（1030，1031，...， 1038）启用或禁用。异常处理单元（1080）被布置成从所述至少一个比较单元（1011，1012），并任选地完全控制用于访问至少两个冗余模块或所述至少两个冗余模块的访问外围单元的所述至少一个切换矩阵（1013）接收信号或有选择地预防。

2. 发明申请

WO2009090502A1 PROCESSOR BASED SYSTEM HAVING ECC BASED CHECK AND ACCESS VALIDATION INFORMATION MEANS 审中-公开
标题翻译：基于ECC的基于处理器的系统检查和访问验证信息手段
公开(公告)号：WO2009090502A1
公开(公告)日：2009-07-23
申请号：PCT/IB2008/050149
申请日：2008-01-16
申请人： FREESCALE SEMICONDUCTOR, INC. , ROHLEDER, Michael , HAY, Gary , MUELLER, Stephan , THANNER, Manfred
发明人： ROHLEDER, Michael , HAY, Gary , MUELLER, Stephan , THANNER, Manfred
IPC分类号： G06F11/00 , G06F12/14
CPC分类号： G06F11/1645 , G06F11/10 , G06F11/1654 , G06F2201/845
摘要： A system (100) comprises a first master element (110, 910); and at least one shared communication element (130, 940) arranged to operably couple the first master element (110, 910) to at least one slave element (140, 150, 170). The system (100) further comprises at least one validation element (180, 190, 960, 970, 980, 990) located on at least one further validation path (114, 124, 117) located between the first master element (110, 910) and the at least one slave element (140, 150, 170), wherein the at least one validation element (180, 190, 960, 970, 980, 990) is arranged to validate at least one of: at least one access request by the first master element (110, 910); and a response to an access request from the at least one slave element (140, 150, 170).
摘要翻译：系统（100）包括第一主元件（110,910）; 以及布置成可操作地将第一主元件（110,910）耦合到至少一个从属元件（140,150,170）的至少一个共享通信元件（130,940）。所述系统（100）还包括至少一个确定元件（180,190,960,970,980,990），位于所述第一主元件（110,910）之间的至少一个另外的验证路径（114,124,117）上，）和所述至少一个从属元件（140,150,170），其中所述至少一个验证元件（180,190,990,970,980,990）被布置成验证以下至少一个：至少一个访问请求通过第一主元件（110,910）; 以及对来自所述至少一个从属元件（140,150,170）的访问请求的响应。

3. 发明申请

WO01031443A2 INTEGRATED ELECTRONIC COMPONENT WITH A DUPLICATE CORE LOGIC AND HARDWARE FAULT INJECTOR FOR TEST PURPOSES 审中-公开
标题翻译：与DUBLIZIERTER核心逻辑和硬件故障电源用于测试目的集成电子元件
公开(公告)号：WO01031443A2
公开(公告)日：2001-05-03
申请号：PCT/DE2000/003748
申请日：2000-10-24
IPC分类号： G06F11/16 , G06F11/267 , G06F11/00
CPC分类号： G06F11/1645 , G06F11/2215
摘要： The invention relates to an integrated component (ICT) with at least two core circuits (KK0, KK1) that are of the same type and that can be operated in synchronicity. Said integrated component comprises a comparator unit (VGL) which provides the signals of corresponding outputs (ou0-1, ou1-1; ...; ou0-n, ou1-n) of the core circuits (KK0, KK1) via test inputs (cpi) for their mutual comparison. A hardware fault injector (XR0, XR1) is disposed upstream of said test inputs (cpi) of the comparator unit (VGL) and is controlled via a fault injection input (cx0, cx1).
摘要翻译：具有至少两个相同的，同步可操作核心电路（KK0，KK1）的集成组件（ICT）包括比较装置（VGL），其通过测试输入（CPI），相互对应的输出（ou0-1的信号，ou1-1; ...; 核心电路（KK0，KK1）的OU0-N，OU1-n）被送入用于相互比较，其中Prüfeingängen比较器装置（VGL）每一个都具有（通过错误控制输入CX0，CX1）可控硬件故障进料（XR0的（CPI）， XR1）连接上游。

4. 发明申请

WO1998012657A1 FAULT RESILIENT/FAULT TOLERANT COMPUTING 审中-公开
标题翻译：故障恢复/故障计算
公开(公告)号：WO1998012657A1
公开(公告)日：1998-03-26
申请号：PCT/US1997016218
申请日：1997-09-16
申请人： MARATHON TECHNOLOGIES CORPORATION
发明人： MARATHON TECHNOLOGIES CORPORATION , BISSETT, Thomas, D. , FITZGERALD, Martin, J., V. , LEVEILLE, Paul, A. , MCCOLLUM, James, D. , MUENCH, Erik , TREMBLAY, Glenn, A.
IPC分类号： G06F19/00
CPC分类号： G06F11/07 , G06F11/0709 , G06F11/0745 , G06F11/079 , G06F11/1641 , G06F11/1645 , G06F11/165 , G06F11/1658 , G06F11/1683 , G06F11/1691 , G06F11/20 , G06F11/3065 , G06F11/327 , G06F2201/845
摘要： Data transfer to computing elements (14a, 14b) is synchronized in a computer system (10) that includes the computing elements and controllers (12) that provide data from data sources to the computing elements. A request for data from a computing element (14a, 14b) is intercepted and transmitted to the controllers (12). At least a first controller responds by transmitting requested data to the computing element and by indicating how a second controller will respond to the intercepted request.
摘要翻译：向计算元件（14a，14b）的数据传输在计算机系统（10）中同步，该计算机系统（10）包括从数据源向计算元件提供数据的计算元件和控制器（12）。来自计算元件（14a，14b）的数据的请求被截取并被发送到控制器（12）。至少第一控制器通过将所请求的数据发送到计算元件并且通过指示第二控制器如何对所截取的请求进行响应来做出响应。

5. 发明申请

WO2017032513A1 VERFAHREN UND VORRICHTUNG ZUM ÜBERWACHEN EINES ZUSTANDES EINER ELEKTRONISCHEN SCHALTUNGSEINHEIT EINES FAHRZEUGS 审中-公开
标题翻译：方法和仪器监测的电子电路单元的车辆的条件
公开(公告)号：WO2017032513A1
公开(公告)日：2017-03-02
申请号：PCT/EP2016/067253
申请日：2016-07-20
申请人： ROBERT BOSCH GMBH
发明人： KUTTENBERGER, Alfred , MUELLER, Bernd
IPC分类号： G06F11/07 , G06F11/16
CPC分类号： G06F11/1487 , G06F11/0739 , G06F11/0754 , G06F11/1641 , G06F11/1645 , G06F11/1695
摘要： Die Erfindung betrifft ein Verfahren (200) zum Überwachen eines Zustandes einer elektronischen Schaltungseinheit (120) eines Fahrzeugs (100). Das Verfahren (200) umfasst einen Schritt des Ausführens (210) einer ersten Verarbeitungsvorschrift (150) auf einem ersten Rechenwerk (145) der elektronischen Schaltungseinheit (120), um ein erstes Verarbeitungsergebnis (155) zu erhalten und Ausführen (210) einer von der ersten Verarbeitungsvorschrift (150) unterschiedlichen zweiten Verarbeitungsvorschrift (165) auf einem zweiten Rechenwerk (160) der elektronischen Schaltungseinheit (120), um ein zweites Verarbeitungsergebnis (170) zu erhalten, wobei das zweite Rechenwerk (170) ausgebildet ist, die zweite Verarbeitungsvorschrift (165) unabhängig von dem ersten Rechenwerk (145) auszuführen. Ferner umfasst das Verfahren (200) einen Schritt des Erkennens (220) eines fehlerfreien Zustandes (180) der elektronischen Schaltungseinheit (120), wenn das zweite Verarbeitungsergebnis (170) in einem vorbestimmten Zusammenhang zu dem ersten Verarbeitungsergebnis (155) und/oder einem vordefinierten Kriterium steht und/oder wenn das erste Verarbeitungsergebnis (155) in einem vorbestimmten Zusammenhang zu dem zweiten Verarbeitungsergebnis (170) und/oder dem vordefinierten Kriteriumsteht, wobei der Schritt des Erkennens (220) in einem Sicherheitsbereich (300) der elektronischen Schaltungseinheit (120) ausgeführt wird, wobei der Sicherheitsbereich (300) der elektronischen Schaltungseinheit (120) ein Schutzmodul aufweist, das ausgebildet ist, um eine gegenüber dem ersten (145) oder zweiten (160) Rechenwerk besser vor einer fehlerhaften Abarbeitung geschützte Ausführung von Algorithmen sicherzustellen.
摘要翻译：本发明涉及一种用于监控车辆（100）的电子电路单元（120）的状态的方法（200）。该方法（200）包括电子电路单元（120）的第一计算单元（145）上执行（210）第一处理过程（150）以获得第一处理结果（155）和执行的（210）之一的步骤第一处理步骤（150），该电子电路单元（120）的第二计算单元（160）上不同的第二处理指令（165）以获得第二处理结果（170），所述第二计算部（170）形成，所述第二处理规范（165 ）独立于所述第一运算单元（145）的运行。此外，该方法（200）包括电子电路单元（120）中的检测步骤（220）无误差状态（180）时以预定的相对于第一处理结果（155）和/或预定义的第二处理结果（170）标准是和/或当在所述第二处理结果（170）和/或预定义的准则，具有预定的关系的第一处理结果（155），其中在所述电子电路单元的安全区域（300）检测（220）的步骤（120）进行，其中，所述电子电路单元（120），其被设计为确保在所述第一（145）的保护模块或第二（160）计算器针对算法错误执行受保护的执行更好的安全区域（300）。

6. 发明申请

WO2014207893A1 演算回路及び計算機审中-公开
标题翻译：计算电路和计算机
公开(公告)号：WO2014207893A1
公开(公告)日：2014-12-31
申请号：PCT/JP2013/067816
申请日：2013-06-28
申请人：株式会社日立製作所
发明人：本村　哲朗
IPC分类号： H03K19/173 , G06F11/18
CPC分类号： G06F11/1641 , G06F11/1645 , G06F11/184
摘要：　入力されたデータを並列して演算する第１の演算ユニットと第２の演算ユニットを含む冗長化演算ユニットと、前記第１の演算ユニットの演算結果と、前記第２の演算ユニットの演算結果とを比較する比較回路と、前記比較回路の比較結果が一致しないときに、前記冗長化演算ユニットのデータを演算する第３の演算ユニットと、前記比較回路の比較結果が一致しないときに、前記第１の演算ユニットの出力と、前記第２の演算ユニットの出力と、前記第３の演算ユニットの出力とを多数決回路に接続するセレクタと、を備える。
摘要翻译：提供一种计算电路，包括：冗余计算单元，还包括第一计算单元和第二计算单元，其并行计算输入的数据; 比较第一计算单元的计算结果和第二计算单元的计算结果的比较电路; 第三计算单元，当计算单元的比较结果不匹配时，计算冗余计算单元的数据; 以及当比较电路的比较结果不匹配时将第一计算单元的输出，第二计算单元的输出和第三计算单元的输出连接到选举电路的选择器。

7. 发明申请

WO1998010348A1 MICROCONTROLLER FAIL-SAFE SYSTEM 审中-公开
标题翻译：微控制器故障安全系统
公开(公告)号：WO1998010348A1
公开(公告)日：1998-03-12
申请号：PCT/EP1997004876
申请日：1997-09-08
申请人： MOTOROLA GMBH , WENDORFF, Wilhard , MACHELL, Steve
发明人： MOTOROLA GMBH
IPC分类号： G06F11/16
CPC分类号： G06F11/1641 , G06F11/1645 , G06F11/1679 , G06F11/1695
摘要： A microcontroller fail-safe system includes a primary microprocessor (20) coupled to a bus (80), and arranged for processing unprocessed signals received from the bus (80) and for providing primary processed signals. A delay arrangement (210) delays the unprocessed and the processed signals by a predetermined period, to provide delayed signals. A secondary microprocessor (120) is arranged for processing the delayed unprocessed signals and for providing secondary processed signals. A comparing arrangement (210) compares the delayed primary processed signals and secondary processed signals such that the compared signals are synchronised through having experienced the same delay.
摘要翻译：微控制器故障保护系统包括耦合到总线（80）的主微处理器（20），并且被布置用于处理从总线（80）接收的未处理信号并提供主处理信号。延迟装置（210）将未处理和经处理的信号延迟预定周期，以提供延迟信号。二级微处理器（120）被布置用于处理延迟的未处理信号并提供二次处理的信号。比较装置（210）比较延迟的主处理信号和二次处理信号，使得经比较的信号经历了相同的延迟。

8. 发明申请

WO9708617A2 DEVICE FOR SINGLE-CHANNEL TRANSMISSION OF DATA FROM TWO SOURCES 审中-公开
标题翻译：装置为两个数据源获得的数据单信道传输
公开(公告)号：WO9708617A2
公开(公告)日：1997-03-06
申请号：PCT/DE9601595
申请日：1996-08-22
申请人： SIEMENS AG
发明人： PETERS HARALD
IPC分类号： B61L1/20 , B61L7/08 , G06F11/16
CPC分类号： G06F11/1654 , B61L1/20 , B61L7/088 , G06F11/1633 , G06F11/1645
摘要： The invention concerns a secure multi-computer system in which only one of the computers (R1) has an output channel (ABG) through which data from the computer system are transmitted to a receiving terminal. The data transmitted include wanted data (N1) and test data (P2) which can be identified in a predetermined way from the wanted data. The transmitted wanted and test data come from different computers in the computer system. For instance, the wanted data may come from the computer which feeds the data into the transmission channel and the test data (P2) from another computer (R2). Since the computers in the computer system inform each other continuously about the data in their databuses, the outputting computer is always informed of the wanted and test data from the other computer. Suitable wiring ensures that both computers participate in providing the data transmitted.
摘要翻译：在一个安全的多计算机系统中，仅提供计算机（R1）到输出信道（ABG）中的一个，超过从计算机系统至水槽中的数据被传输。是数据的信息包括有用的数据（N1）的，并检查数据（P2），它可以在来自用户的数据以预定的方式来确定。发送从在计算机系统中的不同计算机源自例如从有效负载数据，其中所述数据切换到传输信道的计算机产生的有用并检查数据，和其他计算机（R2）的校验数据（P2）。由于计算机系统的计算机随时了解趴在自己的公交车数据的对方，发行计算机始终告知有用的，并检查其他计算机的数据。通过适当的电路确保参与传输的数据两台计算机。

9. 发明申请

WO1995015529A1 FAULT RESILIENT/FAULT TOLERANT COMPUTING 审中-公开
标题翻译：故障恢复/故障计算
公开(公告)号：WO1995015529A1
公开(公告)日：1995-06-08
申请号：PCT/US1994013350
申请日：1994-11-15
申请人： MARATHON TECHNOLOGIES CORPORATION
发明人： MARATHON TECHNOLOGIES CORPORATION , BISSETT, Thomas, D. , FIORENTINO, Richard, D. , GLORIOSO, Robert, M. , MCCAULEY, Diane, T. , MCCOLLUM, James, D. , TREMBLAY, Glenn, A. , TROIANI, Mario
IPC分类号： G06F15/16
CPC分类号： G06F11/1658 , G06F1/14 , G06F11/1641 , G06F11/1645 , G06F11/1683 , G06F11/1687 , G06F11/1691 , G06F11/181 , G06F11/185 , G06F11/2005 , G06F11/2017
摘要： A method of synchronizing at least two computing elements (CE1, CE2) that each have clocks that operate asynchronously of the clocks of the other computing elements includes selecting one or more signals, designated as meta time signals, from a set of signals produced by the computing elements (CE1, CE2), monitoring the computing elements (CE1, CE2) to detect the production of a selected signal by one of the computing elements (CE1), waiting for the other computing elements (CE2) to produce a selected signal, transmitting equally valued time updates to each of the computing elements, and updating the clocks of the computing elements (CE1, CE2) based on the time updates. In a second aspect of the invention, fault resilient, or tolerant, computers (200) are produced by designating a first processor as a computing element (204), designating a second processor (202) as a controller, connecting the computing element (204) and the controller (202) to produce a modular pair, and connecting at least two modular pairs to produce a fault resilient or fault tolerant computer (200). Each computing element (202, 204) of the computer (200) performs all instructions in the same number of cycles as the other computing elements (202, 204). The computer systems include one or more controllers (202) and at least two computing elements (204).
摘要翻译：一种同步至少两个计算元件（CE1，CE2）的方法，每个计算元件（CE1，CE2）具有与其他计算元件的时钟异步工作的时钟，包括从一组信号中选择一个或多个指定为元时间信号的信号，计算元件（CE1，CE2），监视计算元件（CE1，CE2），以通过计算元件（CE1）之一检测所选信号的产生，等待其他计算元件（CE2）产生所选信号，向每个计算元件发送等价的时间更新，以及基于时间更新来更新计算元件（CE1，CE2）的时钟。在本发明的第二方面中，通过将第一处理器指定为计算元件（204），指定作为控制器的第二处理器（202）来连接计算元件（204）来产生故障回复或容忍的计算机（200））和所述控制器（202）以产生模块对，并且连接至少两个模块对以产生故障恢复或容错计算机（200）。计算机（200）的每个计算元件（202,204）以与其它计算元件（202,204）相同的周期数执行所有指令。计算机系统包括一个或多个控制器（202）和至少两个计算元件（204）。

10. 发明申请

WO2013001401A1 UNIFIED, ADAPTIVE RAS FOR HYBRID SYSTEMS 审中-公开
标题翻译：统一的，混合系统的自适应RAS
公开(公告)号：WO2013001401A1
公开(公告)日：2013-01-03
申请号：PCT/IB2012/053053
申请日：2012-06-18
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , IBM (CHINA) INVESTMENT COMPANY LIMITED , KRISHNAMURTHY, Rajaram , PARRIS, Carl, Joseph , SCHMIDT, Donald, William , SEGAL, Benjamin, Patrick
发明人： KRISHNAMURTHY, Rajaram , PARRIS, Carl, Joseph , SCHMIDT, Donald, William , SEGAL, Benjamin, Patrick
IPC分类号： G06F9/50
CPC分类号： G06F9/50 , G06F11/008 , G06F11/1645 , G06F11/188
摘要： A method, system, and computer program product for maintaining reliability in a computer system. In an example embodiment, the method includes performing a first data computation by a first set of processors, the first set of processors having a first computer processor architecture. The method continues by performing a second data computation by a second processor coupled to the first set of processors, the second processor having a second computer processor architecture, the first computer processor architecture being different than the second computer processor architecture. Finally, the method includes dynamically allocating computational resources of the first set of processors and the second processor based on at least one metric while the first set of processors and the second processor are in operation such that the accuracy and processing speed of the first data computation and the second data computation are optimized.
摘要翻译：一种用于在计算机系统中维持可靠性的方法，系统和计算机程序产品。在示例实施例中，该方法包括由第一组处理器执行第一数据计算，第一组处理器具有第一计算机处理器架构。该方法通过由耦合到第一组处理器的第二处理器执行第二数据计算而继续，第二处理器具有第二计算机处理器架构，第一计算机处理器架构不同于第二计算机处理器架构。最后，该方法包括在第一组处理器和第二处理器运行时基于至少一个度量动态分配第一组处理器和第二处理器的计算资源，使得第一数据计算的精度和处理速度并且第二数据计算被优化。

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