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1. 发明申请

WO2007063655A1 プログラム回路、半導体集積回路、電圧印加方法、電流印加方法および比較方法审中-公开
标题翻译：程序电路，半导体集成电路，电压应用方法，电流应用方法和比较方法
公开(公告)号：WO2007063655A1
公开(公告)日：2007-06-07
申请号：PCT/JP2006/321105
申请日：2006-10-24
申请人：日本電気株式会社 , 帰山隼一 , 水野正之
发明人：帰山隼一 , 水野正之
IPC分类号： H03K5/00 , G11C13/00 , H01L29/66
CPC分类号： G11C13/0011 , G11C13/0064 , G11C13/0069 , G11C2013/0066 , G11C2013/009 , G11C2213/34 , H01L27/115 , H03K5/24
摘要：　電解質材料の酸化還元反応を用いたスイッチ素子の疲弊を軽減可能なプログラム回路を提供する。　電圧源１０６は、スイッチ素子１００に電圧を印加する。測定回路１０７は、スイッチ素子１００の抵抗値に応じて変化するパラメータを測定する。制御回路１０４は、測定回路１０７が測定したパラメータが所定値になるまで、電圧源１０６にスイッチ素子１００に印加する電圧を大きくしていく。また、制御回路１０４は、測定回路１０７が測定したパラメータが所定値になると、電圧源１０６に電圧の印加を停止させる。
摘要翻译：提供了一种程序电路，其可以减少使用电解材料的氧化还原反应的开关元件的贫乏。电压源（106）向开关元件（100）施加电压。测量电路（107）测量根据开关元件（100）的电阻而变化的参数。控制电路（104）通过电压源（106）增加施加到开关元件（100）的电压，直到由测量电路（107）测量的参数达到预定值。当由测量电路（107）测量的参数达到预定值时，控制电路（104）命令电压源（106）停止施加电压。

2. 发明申请

WO2008032701A1 クロック調整回路と半導体集積回路装置审中-公开
标题翻译：时钟调节电路和半导体集成电路器件
公开(公告)号：WO2008032701A1
公开(公告)日：2008-03-20
申请号：PCT/JP2007/067649
申请日：2007-09-11
申请人：日本電気株式会社 , 帰山隼一 , 水野正之
发明人：帰山隼一 , 水野正之
IPC分类号： H01L21/822 , G06F1/04 , H01L27/04 , H03K5/00 , H03K5/15
CPC分类号： H03L7/0995 , G06F1/08 , H03K5/13 , H03K5/133 , H03K5/1565 , H03K2005/00052 , H03K2005/00058 , H03L7/07 , H03L7/0812 , H03L7/0814 , H03L7/0996 , H03L7/0998 , H04L7/0337
摘要：　本発明では、クロックの動作マージンに関して不良・故障を検出することができるクロック調整回路と該クロック調整回路を備えた半導体集積回路装置を提供する。クロック調整回路は、クロック信号を入力し、制御信号に基づき、前記クロック信号の立ち上がりエッジと立ち下がりエッジの各タイミング位相を、可変にシフトさせる位相シフタ（１５１）と、前記制御信号を各エッジが出力される前に前記位相シフタ回路に供給する制御回路（１５２）と、を備え、任意のクロックサイクル数にわたって、入力クロック信号の周期、デユーティ比、ジッタ、スキュー・遅延のうち少なくとも１つを可変させたクロック信号を出力する。
摘要翻译：提供了时钟调整电路和具有该时钟调整电路的半导体集成电路器件。时钟调节电路可以检测与时钟的操作余量相关的缺陷或故障。时钟调整电路包括：移相器，接收时钟信号，并基于控制信号可变地移位时钟信号的上升沿和下降沿的定时相位; 以及在输出这些边缘之前将控制信号提供给移相器的控制电路（152）。输出时钟信号，其中输入时钟信号的周期，占空比，抖动和偏移/延迟中的至少一个在任何期望数量的时钟周期上变化。

3. 发明申请

WO2010016301A1 位相比較器、ＰＬＬ回路およびＤＬＬ回路审中-公开
标题翻译：相位比较器，PLL电路和DLL电路
公开(公告)号：WO2010016301A1
公开(公告)日：2010-02-11
申请号：PCT/JP2009/057864
申请日：2009-04-20
申请人：日本電気株式会社 , 帰山隼一
发明人：帰山隼一
IPC分类号： H03K5/26 , H03D13/00 , H03L7/085
CPC分类号： H03L7/0814 , H03K5/133 , H03K5/135 , H03K5/26 , H03L7/0891
摘要：　消費電力および回路面積の増加を抑制しながら、位相差を判別することができないという問題を解決する位相比較器を提供する。　可変遅延回路３は、信号φ２の位相を調整して、遅延信号φ２’を生成する。バイナリ型位相比較器４は、信号φ１の位相と遅延信号φ２’の位相との前後関係を判別し、その前後関係を示す判別結果を出力する。制御ロジック回路９は、その判別結果に基づいて、可変遅延回路３の遅延量を調節し、その調節した遅延量に応じて、その判別結果に付与する重み値を決定する。重み付け回路は、その判別結果にその決定された重み値を付与する。出力部は、重み付け回路が重み値を付与した判別結果を、信号φ１の位相と信号φ２の位相との前後関係と、信号φ１およびφ２の位相差とを示す誤差信号として出力する。
摘要翻译：一种相位比较器，其能够解决不能区分相位差的问题，同时抑制功耗和电路面积的增加。可变延迟电路（3）调整信号（f2）的相位以产生延迟信号（f2'）。二进制相位比较器（4）鉴别信号（f1）的相位与延迟信号（f2'）的相位之间的前后关系，并输出表示前/后关系的鉴别结果。控制逻辑电路（9）根据鉴别结果对可变延迟电路（3）的延迟量进行调整，并根据经调整的延迟量确定赋予判别结果的权重值。加权电路将确定的重量值赋予鉴别结果。输出部分输出加权电路赋予加权值的鉴别结果作为表示信号（f1）的相位与信号（f2）的相位之间的前后关系的误差信号和信号（f2）之间的相位差（f1和f2）。

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